具有自对准体的半导体器件及其形成方法技术

一种半导体器件包括体区，该体区具有：源区、漏区、插在源区与漏区之间的沟道区以及从该沟道区的端部开始延伸的体区。在沟道区和体区上形成栅极图形，而且体接触使栅极图形连接到体区。体区延伸部分的侧壁自对准栅极图形的侧壁。还公开了用于形成具有自对准体和体接触的半导体器件的方法。

【技术实现步骤摘要】

本专利技术涉及半导体器件，本专利技术更特别地涉及具有体接触的半导体器件及其形成方法。
技术介绍
随着MOS(金属氧化物半导体)晶体管器件的沟道长度的缩短，被称为短沟道效应的某种副作用可能降低该器件的性能。在形成在SOI(绝缘体上硅(silicon on insulator))衬底上的MOS晶体管上，可以抑制短沟道效应，因为全部或者部分消耗了沟道区。然而，SOI器件的一个缺点是，在器件体上积累电荷。这样积累电荷可能提高体区的电位，这样可能产生寄生双极效应和/或者浮动体效应，例如，所谓扭结(kink)现象。在形成在SOI衬底的MOS晶体管上和在具有隔离体的薄膜晶体管上可能产生浮动体效应。通过对晶体管的体区施加偏置，体区可能发出电荷，这样可能有助于抑制浮动体效应。根据某些传统方法，通过对连接到栅极和体的接触施加体偏置，可以抑制浮动体效应。在晶体管被导通时，这种器件可能表现低门限电压。因此，可以降低晶体管的功率消耗，而且该晶体管可以以高开关速度工作。Yuuuichi Hirano等人在Tech.Dig.，2003上以“IMPACT OFACTIVELY BODY-BIAS CONTROLLED(ABC)SOI SRAM BY USINGDIRECT BODY CONTACT TECHNOLOGY FOR LOW-VOLTAGEAPPLICATION”为题公开了一种形成在SOI衬底上、具有体接触结构的晶体管。图1示出具有体接触40的传统半导体器件10。在其上形成了埋入绝缘层32的衬底30上形成全部沟槽隔离层36f和部分沟槽隔离层36p限定的体区34。形成栅极图形38a和38b，以穿过体区34。通过部分沟槽隔离层36p，栅极体接触40连接到体区34。因此，通过接触位于部分沟槽隔离层36p下面的一部分体区34，可以控制体区34的电位。在断开该器件时，体区34上积累的电荷通过栅极体接触40发出。由于仅在该器件导通时，体电位升高，所以门限电压可能降低，从而在缩短器件访问时间的同时，降低维持电流。不幸的是，制造这种器件的工艺复杂。此外，如果体区34与栅极图形38a未对准，可能露出体区34，这样可能导致在器件的源极和/或者漏极与体区34之间形成不希望的短路。
技术实现思路
根据本专利技术的某些实施例，半导体器件包括体区，该体区具有源区、漏区、插在源区与漏区之间的沟道区以及从该沟道区的端部开始延伸的体区延伸部分。在沟道区和体区上形成栅极图形，而且体接触使栅极图形连接到体区。体区延伸部分的侧壁自对准栅极图形的侧壁。在某些实施例中，在绝缘层上，例如，SOI衬底的绝缘层上形成体区。在某些实施例中，体接触可以通过栅极图形延伸到体区。在某些实施例中，体接触可以形成在栅极图形的表面上，而且接触体区的侧壁。在根据本专利技术的某些实施例中，至少源区或者漏区之一包括其高度比沟道区和/或者体区延伸部分的高度高的升高部分。在某些实施例中，根据本专利技术的半导体器件包括形成在栅极图形侧壁上的侧壁隔片。源区和漏区与侧壁隔片相邻。在根据本专利技术的某些实施例中，沟道区和体区具有同样的导电类型，而且与沟道区相比，较重掺杂体区。根据本专利技术其他实施例的半导体器件包括半导体衬底；激活区，限定在半导体衬底上；下部栅极图形，穿过激活区；以及层间介质，覆盖激活区和下部栅极图形。可以在层间介质上形成体区，可以在体区上形成上部栅极图形，以及可以形成体接触，以将上部栅极图形和体区电连接到下部栅极图形。在某些实施例中，体区包括源区和漏区、插在源区与漏区之间的沟道区以及从该沟道区的一端开始延伸以便电接触体接触的体区。在某些实施例中，体区延伸部分的侧壁自对准上部栅极图形的侧壁。在某些实施例中，体区至少部分重叠下部栅极图形。在其他实施例中，接触图形将源区或者漏区电连接到激活区。在某些实施例中，体接触通过栅极图形延伸。在某些实施例中，体接触可以形成在栅极图形的表面上，而且接触体区的侧壁。在根据本专利技术的某些实施例中，至少源区或者漏区之一包括其高度比沟道区和/或者体区延伸部分的高度高的升高部分。在某些实施例中，根据本专利技术的半导体器件包括形成在栅极图形的侧壁上的侧壁隔片。源区和漏区可以与侧壁隔片相邻。在根据本专利技术的某些实施例中，沟道区和体区具有同样的导电类型，而且与沟道区相比，较重掺杂体区。根据本专利技术的半导体器件的形成方法包括在半导体层上形成栅极图形；形成掩模图形，以覆盖位于栅极图形的两侧而且与栅极图形相邻的部分半导体层；利用掩模图形和栅极图形作为蚀刻掩模，蚀刻半导体层，以形成其侧壁对准栅极图形的侧壁的体区；选择性地掺杂位于栅极图形的两侧而且与栅极图形相邻的部分体区，以形成源区和漏区，而且限定源区与漏区之间的沟道区，并形成从沟道区的端部开始，离开源区和漏区延伸的体区延伸部分；以及形成体接触，以将栅极图形电连接到体区延伸部分。这些方法的某些实施例进一步包括选择性地掺杂体区延伸部分。在本专利技术的某些实施例中，形成掩模图形的过程包括在栅极图形的侧壁上形成侧壁隔片；在栅极图形上形成帽盖层；形成半导体掩模层，以覆盖栅极图形和围绕该栅极图形的半导体层的露出部分；使半导体掩模层变薄，以露出帽盖层；以及图形化半导体掩模层，以形成掩模图形，用于覆盖位于栅极图形的两侧而且与栅极图形相邻的部分半导体层。利用蚀刻或者化学机械抛光，可以使半导体掩模层变薄。根据本专利技术的某些实施例进一步包括选择性地掺杂半导体掩模图形和体区延伸部分；以及去除掩模图形的顶部，以在体区上形成半导体图形。根据本专利技术实施例的其他方法包括在半导体层上限定激活区；形成下部栅极图形，该下部栅极图形穿过激活区；在下部栅极图形和激活区上，形成层间介质；在层间介质上形成半导体层；在半导体层上形成上部栅极图形；形成掩模图形，以覆盖位于上部栅极图形的两侧而且与上部栅极图形相邻的部分半导体层；利用掩模图形和上部栅极图形作为蚀刻掩模，蚀刻半导体层，以形成体区，该体区包括延伸到栅极图形的两侧的部分和其侧壁沿上部栅极图形延伸，而且对准上部栅极图形的端部侧壁的体区延伸部分；选择性地掺杂位于上部栅极图形的两侧而且与上部栅极图形相邻的部分体区，以形成源区和漏区，并限定源区与漏区之间的沟道区；以及形成体接触，以将上部栅极图形和体区延伸部分电连接到下部栅极图形。根据本专利技术的某些实施例进一步包括选择性地掺杂体区延伸部分。在根据本专利技术的某些实施例中，形成掩模图形的过程包括在栅极图形的侧壁上形成侧壁隔片；在栅极图形上形成帽盖层；形成半导体掩模层，以覆盖栅极图形和围绕该栅极图形的半导体层的露出部分；使半导体掩模层变薄，以露出帽盖层；以及图形化半导体掩模层，以形成掩模图形，用于覆盖位于栅极图形的两侧而且与栅极图形相邻的部分半导体层。使半导体掩模层变薄的过程可以包括化学机械抛光半导体掩模层。根据本专利技术的某些实施例进一步包括将杂质注入半导体掩模图形和体区延伸部分；以及去除掩模图形的顶部，以在体区上形成半导体图形。在根据本专利技术的某些实施例中，形成体接触的过程包括在其上形成源区和漏区的结果结构的整个表面上形成上部介质；通过上部介质、上部栅极图形、体区以及下部层间介质，形成接触孔，以露出下部栅极图形；以及利用导电层填充接触孔，以形成体接触。在根据本专利技术的其他实施例中，形成接触的过程包括在其上形成源区和漏区的本文档来自技高网...

【技术保护点】
一种半导体器件，包括：源区和漏区、插入源区与漏区之间的沟道区以及从该沟道区的端部开始延伸的体区延伸部分；栅极图形，位于沟道区和体区上；以及接触，使栅极图形连接到体区，其中体区延伸部分的侧壁对准栅极图形的侧壁。

【技术特征摘要】
KR 2004-9-24 10-2004-00767971.一种半导体器件，包括源区和漏区、插入源区与漏区之间的沟道区以及从该沟道区的端部开始延伸的体区延伸部分；栅极图形，位于沟道区和体区上；以及接触，使栅极图形连接到体区，其中体区延伸部分的侧壁对准栅极图形的侧壁。2.根据权利要求1所述的半导体器件，其中源区、漏区、沟道区以及体区延伸部分位于绝缘层上。3.根据权利要求1所述的半导体器件，其中体接触通过栅极图形延伸到体区延伸部分。4.根据权利要求1所述的半导体器件，其中体接触位于栅极图形的表面上，而且接触体区延伸部分的侧壁。5.根据权利要求1所述的半导体器件，其中至少源区或者漏区之一包括其高度比沟道区和/或者体区延伸部分的高度高的升高部分。6.根据权利要求5所述的半导体器件，进一步包括位于栅极图形侧壁上的侧壁隔片，其中源区和漏区与侧壁隔片相邻。7.根据权利要求1所述的半导体器件，其中沟道区和体区延伸部分具有同样的导电类型，而且与沟道区相比，较重掺杂体区延伸部分。8.一种半导体器件，包括半导体衬底；激活区，限定在半导体衬底上；下部栅极图形，跨过激活区；层间介质，覆盖激活区和下部栅极图形；体区，位于层间介质上；上部栅极图形，位于体区上；以及接触，将上部栅极图形和体区电连接到下部栅极图形，其中体区包括源区、漏区、插在源区与漏区之间的沟道区以及从该沟道区的端部开始延伸的体区延伸部分，该体区延伸部分电接触体接触；以及体区延伸部分的侧壁对准上部栅极图形的侧壁。9.根据权利要求8所述的半导体器件，其中体区至少部分重叠下部栅极图形。10.根据权利要求8所述的半导体器件，进一步包括接触图形，用于将源区或者漏区之一电连接到激活区。11.根据权利要求8所述的半导体器件，其中接触延伸通过上部栅极图形和层间介质，以连接到下部栅极图形。12.根据权利要求8所述的半导体器件，其中接触位于栅极图形的表面上，而且延伸通过层间介质，以连接到体区延伸部分和下部栅极图形的侧壁。13.根据权利要求8所述的半导体器件，其中至少源区或者漏区之一包括其高度比沟道区和/或者体区延伸部分的高度高的升高部分。14.根据权利要求13所述的半导体器件，进一步包括帽盖层，位于上部栅极图形上；以及侧壁隔片，位于上部栅极图形的侧壁上，其中体区延伸部分的侧壁对准侧壁隔片；以及源区和漏区的升高部分与侧壁隔片相邻。15.根据权利要求14所述的半导体器件，其中源区和/或者漏区的升高部分包括与侧壁隔片相邻而且其侧壁对准体区延伸部分的侧壁的导体图形。16.根据权利要求8所述的半导体器件，其中体区延伸部分和沟道区具有同样的导电类型，而且与沟道区相比，较重掺杂体区延伸部分。17.一种用于形成半导体器件的方法，包括在半导体层上形成栅极图形；在位于栅极图形的相对侧上而且与栅极图形相邻的部分半导体层上形成掩模图形；利用掩模图形和栅极图形作为蚀刻掩模，蚀刻半导体层，以形成具有侧壁对准栅极图形的侧壁的体区，该体区包括在栅极图形的下面延伸而且离开掩...

【专利技术属性】
技术研发人员：郑载勋，林勋，郑舜文，赵厚成，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]