包覆有倒装芯片封装件的半导体装置及其制法制造方法及图纸

本发明专利技术是包覆有倒装芯片封装件的半导体装置及其制法，该装置包括：承载件、倒装芯片封装件、第二芯片、焊线及第二封装胶体；其制法是将经过测试的倒装芯片封装件接置在承载件的顶面，并借多个第一导电组件电性连接该倒装芯片封装件与承载件，在该倒装芯片式封装件上接置至少一个第二芯片，借由多个第二导电组件与该承载件电性连接，接着在该承载件上形成包覆该倒装芯片封装件及第二芯片的封装胶体后，在该承载件底面上植接多个焊球，供该第一芯片与第二芯片与外界形成电性连接关系；本发明专利技术能提高制成品的优良率，因承载件无须使用昂贵的增层基板，所以能降低封装成本。

【技术实现步骤摘要】

本专利技术是关于一种球栅阵列半导体封装件及其制法，特别是关于一种具有多芯片的球栅阵列半导体封装件及其制法。
技术介绍
现今的电子产品除了要轻薄短小化外，还要兼顾功能的提高与处理速度的加快；为配合上述需求，电子产品采用的芯片必须提高集成度(Integration)。但是芯片集成度的提高，表示芯片上用于电性连接芯片至芯片载体的输入/输出连接端(I/O Connections)的数量会增多。以常用如金线的焊线(Bonding Wires)电性连接芯片与芯片载体的方式，受限于布线空间，已无法适用。所以，高集成度的芯片往往要以倒装芯片(Flip Chip)的方式，借由多个成阵列方式布设在芯片的作用表面(ActiveSurface)上的焊锡凸块(Solder Bumps)电性连接至芯片载体上。然而，芯片作用表面上成阵列方式布设焊锡凸块的凸块间距(Bump Pitch)甚小，一般是150μm至250μm，所以芯片载体要使用增层基板(Build-upSubstrate)，才能在芯片载体上提供对应数量与间距的凸块焊垫(BumpPads)；但增层基板的成本高，封装成本也高，且焊锡凸块的凸块间距甚小，所以，将焊锡凸块回焊(Reflow)至增层基板上的制程中，会有焊锡凸块产生桥接(Bridge)现象的发生，焊锡凸块产生桥接现象则会造成短路，导致倒装芯片半导体封装件(Flip Chip Package)的制成品优良率往往较低。此外，倒装芯片半导体封装件虽能符合高集成度芯片的封装需求，但仍无法有效解决高端产品的性能需求。由于在电子产品有限空间内无法通过扩大基板面积来增加芯片，有人提出在倒装芯片上叠置另一颗芯片的结构，如第5,815,372号美国专利揭示具有堆栈芯片的半导体封装件。如图10所示。形成该具有堆栈芯片的半导体封装件1′的制程是将第一芯片10′以倒装芯片方式借多个焊锡凸块11′接置在增层基板12′上，再用树脂材料13′底部填胶(Under fill)在第一芯片10′与基板12′间，由该树脂材料13′完全包覆焊锡凸块11′；接着，在该第一芯片10′上接置第二芯片14′，并用多条金线15′将第二芯片14′电性连接至基板12′上位于底部填胶区域外的多个焊垫(Bond Pads)120′；在该基板12′上形成用于包覆该第一芯片10′、第二芯片14′及金线15′的封装胶体(Encapsulant)16′后，在该基板12′的底面上植接多个成阵列方式布设的焊球(Solder Balls)17′即完成。这种现有的具有堆栈芯片的半导体封装件虽然在不增加基板的面积下，即能包覆两颗以上相叠接的芯片，并能满足高性能电子产品的需求，然而，它仍存在下述的缺点。首先，该半导体封装件使用的增层基板12′的面积较大，以能够借焊锡凸块11′与第一芯片10′电性连接并借金线15′与第二芯片14′电性连接为准。由于增层基板昂贵，所以使用的尺寸大即会增加封装成本。再有，该半导体封装件是在封装完成后才能进行测试，所以在该第一芯片10′以倒装芯片方式接置在基板12′上后，无法确认该第一芯片10′是否是良品(Known Good Die，KGD)；也就是，若该第一芯片10′不是良品，必须等到封装制程结束并进行测试时才能发现，所以会导致制成品的优良率下降，也会增加整体的封装成本。因此，若能在第二芯片14′接设在第一芯片10′前即能检测该第一芯片10′是否是良品，则能避免第二芯片14′及后续制程的浪费，还能提高制成品的优良率及封装成本的降低。同时，用树脂材料13′进行底部填胶的程序中，树脂材料13′会污染至基板12′上的焊垫120′，焊垫120′遭污染会导致金线15′无法顺利焊接至焊垫120′上，使第二芯片14′与基板12′间的电性连接不完整，也造成制成品优良率的下降及整体封装成本的提高。此外，如前所述，相邻焊锡凸块11′间由于间距甚小，所以在回焊该焊锡凸块11′至基板12′的程序进行中，易造成相邻焊锡凸块11′形成桥接现象，使第一芯片10′与基板12′间的电性连接发生短路，导致制成品的优良率下降并增加整体的封装成本。最后，半导体封装件1′同时包覆有第一芯片10′与第二芯片14′，在芯片运行中产生的热量大增，若不能有效散热，则会造成半导体封装件使用寿命的缩短。为解决上述问题，现有技术中，已有第6,472,471号美国专利在两个芯片间夹设一金属散热片的封装件，然而，由于芯片材料与形成散热片的金属材料间的热膨胀系数(Coefficient ofThermal Expansion)的差异甚大，在芯片间夹设一散热片，会因热膨胀系数差异(CTE Mismatch)产生的热应力导致芯片的裂损(Crack)。因此，这种半导体封装件的散热问题并未得到有效的解决。
技术实现思路
本专利技术的主要目的在于提供一种能提高制成品优良率并降低整体封装成本的包覆有倒装芯片封装件的半导体装置及其制法。本专利技术的另一目的在于提供一种不须使用大尺寸增层基板能降低整体封装成本的包覆有倒装芯片封装件的半导体装置及其制法。本专利技术的再一目的在于提供一种能预先确认第一芯片是良片后再进行后续封装制程，能提高制成品优良率的包覆有倒装芯片封装件的半导体装置及其制法。本专利技术的又一目的在于提供一种不会污染承载件上焊垫、能提高制成品优良率的包覆有倒装芯片封装件的半导体装置及其制法。本专利技术的再一目的在于提供一种能提高散热效率的包覆有倒装芯片封装件的半导体装置及其制法。为达成上述及其它目的，本专利技术提供一种包覆有倒装芯片封装件的半导体装置。该包覆有倒装芯片封装件的半导体装置包括具有顶面及相对底面的承载件；接设至该承载件顶面上的倒装芯片封装件，其中，该倒装芯片封装件借该多个焊球电性连接至该承载件；至少一个接置在该倒装芯片封装件上的第二芯片；多个用于电性连接该第二芯片至该承载件的焊线；以及形成在该承载件顶面上，包覆该倒装芯片封装件、第二芯片及焊线的第二封装胶体。本专利技术的另一种包覆有倒装芯片封装件的半导体装置包括具有顶面及相对底面的承载件；接设至该承载件顶面上的倒装芯片封装件，其中，该倒装芯片封装件具有增层基板，并令该倒装芯片封装件以该增层基板对外接点朝上的方式接设至该承载件顶面上；至少一个接置在该倒装芯片封装件增层基板第二表面上的第二芯片；多个分别电性连接该第二芯片与倒装芯片封装件以及电性连接该倒装芯片封装件与承载件的导电元件；以及形成在该承载件顶面上，包覆该倒装芯片封装件、第二芯片及焊线的第二封装胶体。其中，上述倒装芯片封装件是由具有第一表面及相对的第二表面的增层基板、第一芯片、用于电性连接该第一芯片至该增层基板第一表面上的多个焊锡凸块以及形成在该增层基板第一表面上包覆该第一芯片的第一封装胶体构成。本专利技术的包覆有倒装芯片封装件的半导体装置的制法包括首先将倒装芯片封装件接设至承载件上，其中，该承载件具有顶面及相对的底面；该倒装芯片封装件是由具有第一表面及相对的第二表面的增层基板、第一芯片、用于电性连接该第一芯片至该增层基板的第一表面上的多个焊锡凸块、形成于该增层基板的第一表面上包覆该第一芯片的第一封装胶体以及植设在该增层基板的第二表面上的多个焊球构成，其中，该倒装芯片封装件借由该多个焊球电性连接至该承载件；其次，将至少一个第二芯片接本文档来自技高网...

【技术保护点】
一种包覆有倒装芯片封装件的半导体装置，其特征在于，该装置包括：　　　　具有顶面及相对底面的承载件；　　　　接设至该承载件顶面上的倒装芯片封装件，其中，该倒装芯片封装件借该多个焊球电性连接至该承载件；　　　　至少一个接置在该倒装芯片封装件上的第二芯片；　　　　多个用于电性连接该第二芯片至该承载件的焊线；以及　　　　形成在该承载件顶面上，包覆该倒装芯片封装件、第二芯片及焊线的第二封装胶体。

【技术特征摘要】
1.一种包覆有倒装芯片封装件的半导体装置，其特征在于，该装置包括具有顶面及相对底面的承载件；接设至该承载件顶面上的倒装芯片封装件，其中，该倒装芯片封装件借该多个焊球电性连接至该承载件；至少一个接置在该倒装芯片封装件上的第二芯片；多个用于电性连接该第二芯片至该承载件的焊线；以及形成在该承载件顶面上，包覆该倒装芯片封装件、第二芯片及焊线的第二封装胶体。2.如权利要求1所述的半导体装置，其特征在于，该倒装芯片封装件是由具有第一表面及相对的第二表面的增层基板、第一芯片、用于电性连接该第一芯片至该增层基板第一表面上的多个焊锡凸块、形成在该增层基板第一表面上包覆该第一芯片的第一封装胶体以及植设该增层基板第二表面上的多个焊球构成。3.如权利要求1所述的半导体装置，其特征在于，该装置还包括多个植设在该承载件底面上的焊球。4.如权利要求1所述的半导体装置，其特征在于，该第一芯片完全被该第一封装胶体包覆。5.如权利要求1所述的半导体装置，其特征在于，该第一芯片的非作用表面外露出该第一封装胶体，该第二芯片直接粘置在该第一芯片的非作用表面上。6.如权利要求1所述的半导体装置，其特征在于，该第一芯片的非作用表面外露出该第一封装胶体，且一散热片粘设至该倒装芯片封装件上，使该第一芯片与第二芯片均直接接设在该散热片上。7.如权利要求6所述的半导体装置，其特征在于，该第二芯片是借由多条第二接地焊线接地至该散热片，且该散热片借由多条第一接地焊线接地至该承载件。8.如权利要求1所述的半导体装置，其特征在于，该倒装芯片封装件上以水平配设方式粘设有两个互相间隔开的第二芯片。9.如权利要求8所述的半导体装置，其特征在于，该装置还包括多条用于电性连接该两个互相间隔开的第二芯片的焊线。10.如权利要求1所述的半导体装置，其特征在于，该倒装芯片封装件上以叠接方式粘设有两个互相粘接的第二芯片，且该两个互相粘接的第二芯片彼此电性连接。11.如权利要求1所述的半导体装置，其特征在于，该承载件是减层的压合基板。12.如权利要求1所述的半导体装置，其特征在于，该倒装芯片封装件在接设至承载件之前，是经过测试并确认该倒装芯片封装件中的第一芯片是良品。13.一种包覆有倒装芯片封装件的半导体装置的制法，其特征在于，该制法包括下列步骤将倒装芯片封装件接设至承载件上，其中，该承载件具有顶面及相对的底面；该倒装芯片封装件是由具有第一表面及相对的第二表面的增层基板、第一芯片、用于电性连接该第一芯片至该增层基板的第一表面上的多个焊锡凸块、形成于该增层基板的第一表面上包覆该第一芯片的第一封装胶体以及植设在该增层基板的第二表面上的多个焊球构成，其中，该倒装芯片封装件借由该多个焊球电性连接至该承载件；将至少一个第二芯片接设在该倒装芯片封装件上；借由多条焊线将该至少一个第二芯片电性连接至该承载件；以及在该承载件上形成包覆该倒装芯片封装件、第二芯片与焊线的第二封装胶体。14.如权利要求13所述的制法，其特征在于，该制法还包括在该倒装芯片封装件接设至该承载件前，对该倒装芯片封装件进行测试的步骤。15.如权利要求13所述的制法，其特征在于，该承载件是减层的压合基板。16.如权利要求13所述的制法，其特征在于，该制法还包括该承载件上形成第二封装胶体后，在该承载件的底面上植设多个焊球的步骤。...

【专利技术属性】
技术研发人员：普翰屏，黄建屏，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：71[中国|台湾]