半导体装置制造方法及图纸

本发明专利技术提供一种可在焊盘的下方设置半导体元件的高可靠性的半导体装置。本发明专利技术的半导体装置包括：半导体层（１０）、设于所述半导体层（１０）上面的层间绝缘层（５０，６０，７０，８０，９０）、设于所述层间绝缘层上面的缓冲层（７２，８２，９２）、以及设于所述层间绝缘层上面的电极垫（９４），其中，所述缓冲层设置成在俯视时与至少一部分的所述电极垫的端部重叠。

【技术实现步骤摘要】

本专利技术涉及一种半导体装置。
技术介绍
现有技术中，当在焊盘(pad)的下方配置MIS晶体管等半导体元件时，由于受到焊接时的压力等影响，经常会破坏MIS晶体管等半导体元件的特性，并且，在半导体芯片中，形成有焊盘形成部和半导体元件的区域在俯视时是分开设置的。然而，随着近年来半导体芯片的微型化及高集成化，期望在焊盘的下方也能配置半导体元件。特开平11-307724号公报中披露了这种技术的一个例子。在该公报中，披露了一种形成于焊接焊盘下方的岛状缓冲层。
技术实现思路
本专利技术的目的在于提供一种可在电极垫的下方设置元件的高可靠性的半导体装置。(1)本专利技术的半导体装置包括半导体层；设于所述半导体层上面的层间绝缘层；设于所述层间绝缘层上面的缓冲层；以及设于所述层间绝缘层上面的电极垫，所述缓冲层设置成在俯视(一平面上看)时，与至少一部分的所述电极垫的端部重叠。在电极垫的端部周围，由于形成有电极垫，所以会有应力和压力(stress)产生。因此，在该区域的层间绝缘层上容易产生裂缝，例如，将MIS晶体管等半导体元件设于该区域下方的情形，是使MIS晶体管的特性变差的一个要因。因此，在根据本专利技术的半导体装置中，通过形成在俯视时与至少一部分的电极垫的端部重叠的缓冲层，从而可以避免上述问题。此外，通过形成缓冲层，还可以缓和应力，从而充分地提高电极垫下方的层间绝缘层的机械强度。最终，能够将电极垫的下方作为元件区，提高元件的集成度，从而可提供一种微型、且可靠性得到提高的半导体装置。在本专利技术中，元件区指的是形成有MIS晶体管、二极管、电阻等各种元件的区域。此外，本专利技术中提及的设于特定的A层(以下称作“A层”)上面的特定的B层(以下称作“B层”)既包括B层直接设置在A层上的情况，也包括B层隔着其他层设置在A层上的情况。根据本专利技术的半导体装置还可采取下述的形式。(2)在本专利技术的半导体装置中，所述缓冲层可设置在从所述电极垫的端部的垂直下方朝外侧的预定范围内，并且，在俯视时，所述缓冲层的端部与所述电极垫的端部可以重叠。(3)在本专利技术的半导体装置中，所述缓冲层可设置在从所述电极垫的端部的垂直下方朝外侧及朝内侧的预定范围内。(4)在本专利技术的半导体装置中，所述缓冲层的形状可以是环(link)状。(5)在本专利技术的半导体装置中，所述缓冲层可设置成在俯视时，与所述电极垫的拐角重叠。(6)在本专利技术的半导体装置中，所述电极垫可以呈具有短边和长边的长方形形状，并且，所述缓冲层可设置成在俯视时，与所述短边的端部重叠。(7)在本专利技术的半导体装置中，所述缓冲层可由金属层构成。(8)在本专利技术的半导体装置中，还可包括钝化层，所述钝化层在所述电极垫的上面，具有使所述电极垫的至少一部分露出的开口，并且，从所述电极垫的端部的垂直下方朝外侧的所述预定范围可以具有相当于所述钝化层的膜厚的距离。(9)在本专利技术的半导体装置中，可包括设于所述开口处的凸起(hump)。(10)在本专利技术的半导体装置中，在所述半导体层上可设有元件，并且，在俯视时，所述电极垫和所述元件可以重叠。(11)在本专利技术的半导体装置中，所述元件可以是晶体管。附图说明图1是本专利技术实施方式涉及的半导体装置的说明图。图2是本专利技术实施方式涉及的半导体装置的说明图。图3是本专利技术实施方式中的缓冲层的变形例的说明图。图4是本专利技术实施方式中的缓冲层的变形例的说明图。图5是本专利技术实施方式中的变形例的半导体装置的说明图。具体实施例方式下面，参照附图，对本专利技术的一实施例进行说明。图1是根据本实施例的半导体装置的示意性剖视图，图2是示意性表示本实施方式涉及的半导体装置中电极垫和缓冲层关系的平面图。此外，图1的剖面是沿图2的X-X线的剖面。如图1所示，根据本实施例的半导体装置包括半导体层10。作为半导体层10可以使用单结晶硅基板，该半导体层(SOISiliconon Insulator绝缘硅)设置在绝缘层上，而且可以使用该半导体层是硅层、锗层、及硅锗层的基板。在半导体层10上设有元件分离绝缘层20。可通过STI法、LOCOS法、以及半埋入式LOCOS法形成元件分离绝缘层20。图1中示出的是通过STI法形成的元件分离绝缘层20。第一元件区10A是设于电极垫94下方的区域。在本实施方式涉及的半导体装置中，第一元件区10A的外侧还设有第二元件区10B。在第一元件区10A中设有MIS(Metal Insulator Semiconductor金属绝缘半导体)晶体管30。MIS晶体管30包括栅极绝缘层32、设于栅极绝缘层32上的栅电极34、和设于半导体层10中的杂质区36。杂质区36构成源极区或漏极区。栅电极34例如由多晶硅层、或复晶矽化物层(polycide layer)等构成。虽在图1中未进行图示，但MIS晶体管30可包括侧壁绝缘层。在第二元件区10B中设有高压MIS晶体管100。具体而言，在第二元件区10B中设置具有LOCOS补偿结构的MIS晶体管100。MIS晶体管100包括设于半导体层10中、用于缓和电场的补偿绝缘层22、设于半导体层10上的栅极绝缘层102、设于补偿绝缘层22的局部上以及栅极绝缘层102上的栅电极104、和设于栅电极104外侧的半导体层中的构成源极区或漏极区的杂质区106。在补偿绝缘层22下设有补偿杂质区108，补偿杂质区108具有与杂质区106相同的导电型，且杂质浓度低。在MIS晶体管100中，栅电极104的两端部(两侧面)设于补偿绝缘层22上。因此，与形成于第一元件区10A的MIS晶体管30相比，更难使应力波及到半导体层10，从而能够抑制栅极绝缘层102的劣化。虽然起因于电极垫94而产生的压力容易波及到第二元件区10B，但由于在该第二元件区10B中形成有具有LOCOS补偿结构的机械强度大的MIS晶体管100，因而能够解决这种问题，提高MIS晶体管的集成度。在MIS晶体管30、100的上面，依次设有第一层间绝缘层50、第二层间绝缘层60、第三层间绝缘层70、第四层间绝缘层80以及第五层间绝缘层90。层间绝缘层50至层间绝缘层90可使用公知的一般性材料。在第一层间绝缘层50上设有具有预定图案的布线层62，通过接触层54将布线层62和MIS晶体管30的杂质区36电连接。同样，在第二至第五的各层间绝缘层60、70、80、90上设有具有预定图案的布线层(未图示)。在第二层间绝缘层60上设有第一缓冲层72。同样，在第三层间绝缘层70上设有第二缓冲层82。在第四层间绝缘层80上设有第三缓冲层92。第一至第三缓冲层72、82、92分别由以与形成于相同层的布线层(未图示)相同的步骤形成的金属层构成。作为金属层，可使用铝、铜等公知金属。在第五层间绝缘层90上设有平面形状为矩形的电极垫94。此外，在第五层间绝缘层90上还形成有钝化层96。钝化层96上形成有使电极垫94的至少一部分露出的开口98。如图1及图2所示，开口98也可以形成为只使电极垫94的中央区域露出。即，钝化层96可以形成为覆盖电极垫94的外周边缘部。例如，钝化层96可以由SiO2、SiN、聚酰亚胺树脂等形成。此外，在根据本实施例的半导体装置中，所说的电极垫包含设有开口98的区域，而且是比布线部更宽的区域。并且，可在开口98处形成凸起(未图示)。下面，对缓冲层进行详细说明。本文档来自技高网...

【技术保护点】
一种半导体装置，包括：半导体层；设于所述半导体层上面的层间绝缘层；设于所述层间绝缘层上面的缓冲层；以及设于所述层间绝缘层上面的电极垫，其中，所述缓冲层设置成在俯视时与至少一部分的所述电极垫的端部重叠。

【技术特征摘要】
JP 2005-7-28 2005-2189041.一种半导体装置，包括半导体层；设于所述半导体层上面的层间绝缘层；设于所述层间绝缘层上面的缓冲层；以及设于所述层间绝缘层上面的电极垫，其中，所述缓冲层设置成在俯视时与至少一部分的所述电极垫的端部重叠。2.根据权利要求1所述的半导体装置，其中，所述缓冲层设置在从所述电极垫的端部的垂直下方朝外侧的预定范围内，并且，在俯视时所述缓冲层的端部与所述电极垫的端部重叠。3.根据权利要求1所述的半导体装置，其中，所述缓冲层设置在从所述电极垫的端部的垂直下方朝外侧及朝内侧的预定范围内。4.根据权利要求2所述的半导体装置，其中，所述缓冲层的形状为环状。5.根据权利要求1所述的半导体装置，其中，所...

【专利技术属性】
技术研发人员：进藤昭则，
申请(专利权)人：精工爱普生株式会社，
类型：发明
国别省市：JP[]