半导体器件及其制造方法技术

一种半导体器件，包括：ｎ沟道ＭＩＳＦＥＴ，其包括在半导体衬底１０中形成的源／漏区３８，在源／漏区３８之间具有沟道区；以及在沟道区上由金属硅化物形成的栅极４４，在栅级４４与沟道区之间具有栅绝缘膜１２；以及绝缘膜４６，其从栅极４４的侧壁至栅极４４的上表面形成在栅极４４上，具有从１．０到２．０ＧＰａ的张应力并将张应力施加到沟道区。

【技术实现步骤摘要】

本专利技术涉及一种，更具体地，涉及包括金属硅化物栅极的。
技术介绍
为了提高MISFET(金属-绝缘体-半导体场效应晶体管)器件的特性，人们提出只由金属硅化物形成栅极的技术。与多晶硅-金属硅化物(polycide)结构的栅极相比，只由金属硅化物形成的栅极可以减少栅电阻，并且也可以抑制栅极的耗尽。作为只由金属硅化物形成栅极的技术，人们提出了在将要形成栅极的部位形成非晶硅或多晶硅的虚设电极，沉积金属，并进行用于硅化反应的热处理，以将虚设电极替换为金属硅化物。当使用金属材料防止硅衬底的沾污等时，对于通过与栅极自对准形成源/漏区的传统工艺，这种技术与其保持一致。另外，已知施加到硅晶体的张应变提高晶体中电子的迁移率，并且人们提出利用这个特性的半导体器件结构。这些结构的已知实例是用于施加应力、称作应力膜(stressor film)的膜，其形成为覆盖栅极。作为应力膜，主要使用基于氮化硅的绝缘膜，例如氮化硅膜、氮氧化硅膜等。从栅极的侧壁到栅极的上表面，在栅极上形成具有张应力的应力膜，从而将张应变施加到沟道区，并且提高了沟道区中电子的迁移率。因此，MIS晶体管可高速工作。然而，本专利技术者发现当通过上述技术形成金属硅化物的栅极时，通过使用应力膜将晶格应变引入沟道区很困难。在通过金属硅化物替代虚设电极的技术中，形成覆盖虚设电极的层间绝缘膜，通过CMP(化学机械抛光)法等平坦化层间绝缘膜的表面，以暴露虚设电极的上表面，然后沉积金属膜，并且进行用于硅化金属膜的热处理，从而将虚设电极替换为金属硅化物。因此，即使当从侧壁到上表面在虚设电极上形成应力膜时，在平坦化层间绝缘膜的步骤中仍会除去虚设电极上表面上的应力膜，而不能将张应力施加到沟道区。
技术实现思路
本专利技术的目的是提供一种，该半导体器件使栅极由金属硅化物形成并且在栅极上形成应力膜。根据本专利技术的一个方案，本专利技术提供一种半导体器件，该半导体器件包括n沟道MISFET，其包括在半导体衬底中形成的源/漏区，在源/漏区之间具有沟道区；以及在沟道区上由金属硅化物形成的栅极，在栅极与沟道区之间具有栅绝缘膜；以及第一绝缘膜，其从栅极的侧壁到栅极的上表面形成在栅极上，具有从1.0到2.0Gpa的张应力，并且将张应力施加到沟道区。根据本专利技术的另一个方案，本专利技术提供一种半导体器件的制造方法，该制造方法包括以下步骤形成n沟道MISFET，该n沟道MISFET包括在半导体衬底中形成的源/漏区，在源/漏区之间具有沟道区；以及在沟道区上由多晶硅形成的栅极，在栅极与沟道区之间具有栅绝缘膜；在半导体衬底上形成第一绝缘膜，在n沟道MISFET栅极上形成的绝缘膜较薄，而在n沟道MISFET源/漏区上形成的绝缘膜较厚；刻蚀第一绝缘膜，以留下源/漏区上的绝缘膜，但暴露栅极；将形成栅极的多晶硅替换成金属硅化物；以及从栅极的侧壁到栅极的上表面在替换为金属硅化物的栅极上形成第二绝缘膜，该第二绝缘膜具有从1.0到2.0Gpa的张应力。根据本专利技术，利用绝缘膜的沉积膜厚度的图案依赖性，覆盖MISFET栅极上的绝缘膜较薄，而覆盖MISFET其余表面上的绝缘膜较厚，从而在不使用CMP工艺的情况下可以选择地暴露栅极的上部。MISFET的栅极可以很容易地被替换为金属硅化物。在栅极被替换为金属硅化物之后形成应力膜，该应力膜从栅极的侧壁到栅极的上表面形成在栅极上，从而应力膜可以将所需的张力施加到沟道。因此，与多晶硅-金属硅化物结构的栅极相比，该栅极可以具有较低的栅电阻并且可以防止栅极的耗尽。通过应力膜可以将所需的应力施加到沟道区，并且可以提高沟道中载流子的迁移率。因而，MISFET可以高速工作。将成为栅极的多晶硅膜被沉积并具有平坦化的表面，这可以减少在用于将栅极替换为金属硅化物的硅化反应工艺中栅绝缘膜的损坏。附图说明图1是根据本专利技术第一实施例的半导体器件的剖视图。图2A-2C，3A-3C，4A-4C，5A-5B，6A-6B以及7A-7B示出根据本专利技术第一实施例的半导体器件在其制造方法的步骤中的剖视图；图8A和图8B是解释平坦化将成为栅极的多晶硅膜表面产生的效果的示意图。图9是根据本专利技术第二实施例的半导体器件的剖视图；图10A-10C和图11A-11C是根据本专利技术第二实施例的半导体器件在其制造方法的步骤中的剖视图；图12是根据本专利技术修改的实施例的半导体器件的剖视图。具体实施例方式参照图1-8B解释根据本专利技术第一实施例的。图1是根据本实施例的半导体器件的剖视图，其示出该半导体器件的结构。图2A-7B是根据本实施例的半导体器件在其制造方法的步骤中的剖视图，其示出该制造方法。图8A和图8B是解释平坦化将成为栅极的多晶硅膜表面的效果的示意图。首先，参照图1解释根据本实施例的半导体器件的结构。在硅衬底10上形成硅化镍的栅极44，且栅绝缘膜12位于硅衬底10与栅极44之间。在栅极44的侧壁上形成氧化硅膜的侧壁绝缘膜22、由氧化硅膜26和氮化硅膜28形成的侧壁绝缘膜30以及氧化硅膜的侧壁绝缘膜34。在栅极44两侧的硅衬底10表面中形成具有延伸结构的源/漏区38。在源/漏区38上形成硅化镍膜40。在硅化镍膜40上形成氧化硅膜42。从栅极的侧壁到栅极的上部在栅极上形成氮化硅膜的应力膜46，且侧壁绝缘膜22、30、34位于栅极和应力膜46之间。应力膜46是将张应力或压应力施加到MISFET的沟道区的膜。为此，必须从栅极44的侧壁到栅极44的上表面在整个栅极44上都形成应力膜46。当只在栅极44的上表面上形成应力膜46时，不能将足够的应力施加到沟道区。如上所述，根据本实施例的半导体器件的主要特征在于栅极44由金属硅化物形成，并且从栅极44的侧壁到栅极44的上表面，在栅极44上形成应力膜46。应力膜46用于将应力施加到MISFET的沟道区。当MISFET是n型时，该应力膜具有例如从1.0到3.0GPa的张应力，而当MISFET是p型时，该应力膜具有例如从1.0到2.0GPa的压应力。具有张应力的膜是指在拉伸(strain)衬底的方向将应力施加到衬底的膜。也就是，当在硅衬底上形成张应力的应力膜时，在拉伸硅晶体的方向施加该应力。相反地，具有压应力的膜是指在压缩硅衬底的方向将应力施加到衬底的膜。也就是，当在硅衬底上形成具有压应力的应力膜时，在压缩衬底的方向施加该应力。当将应力施加到硅晶体并且产生应变时，硅晶体各向同性的能带结构的对称性被破坏，并且发生能级分离。因为能带结构变化，由于晶格振动产生的载流子散射减小，并且有效质量减小，从而能够提高载流子的迁移率。因而，这样构成半导体器件，从而与包括多晶硅-金属硅化物结构的栅极的半导体器件相比，可以减小栅电阻，并且可以防止栅极的耗尽。应力膜46可以将所需的应力施加到沟道区，从而能够提高沟道区中载流子的迁移率。因此，MISFET可以高速工作。接着，参照图2A-8B解释根据本实施例的半导体器件的制造方法。首先，通过例如热氧化法在硅衬底10上形成例如1.5nm厚的氧化硅膜。这样，形成氧化硅膜的栅绝缘膜12。栅绝缘膜12可以是其它绝缘膜，例如氮氧化硅膜。然后，通过例如CVD(化学气相沉积)法在栅绝缘膜12上沉积例如100nm厚的多晶硅膜14。反映生长的晶粒结构的凹坑和凸起出现在通过CVD法形成的多晶硅膜14表面(图2A)。替代多本文档来自技高网...

【技术保护点】
一种半导体器件，包括：ｎ沟道金属－绝缘体－半导体场效应晶体管，其包括：在半导体衬底中形成的源／漏区，在所述源／漏区之间具有沟道区；以及在沟道区上由金属硅化物形成的第一栅极，在沟道区与第一栅极之间具有栅绝缘膜；以及第一绝缘膜，其从第一栅极的侧壁至第一栅极的上表面形成在第一栅极上，具有从１．０到２．０ＧＰａ的张应力，并且将张应力施加到沟道区。

【技术特征摘要】
JP 2005-7-26 2005-2154791.一种半导体器件，包括n沟道金属-绝缘体-半导体场效应晶体管，其包括在半导体衬底中形成的源/漏区，在所述源/漏区之间具有沟道区；以及在沟道区上由金属硅化物形成的第一栅极，在沟道区与第一栅极之间具有栅绝缘膜；以及第一绝缘膜，其从第一栅极的侧壁至第一栅极的上表面形成在第一栅极上，具有从1.0到2.0GPa的张应力，并且将张应力施加到沟道区。2.如权利要求1所述的半导体器件，其中，在半导体衬底的源/漏区表面上形成金属硅化物膜。3.如权利要求1所述的半导体器件，其中，第一绝缘膜包括氮化硅。4.如权利要求1所述的半导体器件，还包括第二绝缘膜，其形成在半导体衬底与第一绝缘膜之间，并覆盖源/漏区。5.如权利要求4所述的半导体器件，还包括另一金属-绝缘体-半导体场效应晶体管，其包括第二栅极，该第二栅极的栅长比第一栅极的栅长长，并且在该金属-绝缘体-半导体场效应晶体管中，形成在所述第二栅极上延伸的第二绝缘膜，而所述第二栅极具有多晶硅栅结构或多晶硅-金属硅化物栅结构。6.如权利要求4所述的半导体器件，其中，第二绝缘膜包括氧化硅。7.如权利要求4所述的半导体器件，还包括第三绝缘膜，其形成在第二绝缘膜与第一绝缘膜之间，并在所述第一栅极上延伸。8.一种半导体器件包括p沟道金属-绝缘体-半导体场效应晶体管，其包括在半导体衬底中形成的源/漏区，在所述源/漏区之间具有沟道区；以及在沟道区上由金属硅化物形成的第一栅极，在沟道区与第一栅极之间具有栅绝缘膜；以及第一绝缘膜，其从第一栅极的侧壁至第一栅极的上表面形成在第一栅极上，具有从1.0到3.0GPa的压应力，并且将压应力施加到沟道区。9.如权利要求8所述的半导体器件，其中，在半导体衬底的源/漏区表面上形成金属硅化物膜。10.如权利要求8所述的半导体器件，其中，第一绝缘膜包括氮化硅。11.如权利要求8所述的半导体器件，还包括第二绝缘膜，其形成在半导体衬底与第一绝缘膜之间，并且盖源/漏区。12.如权利要求11所述的半导体器件，还包括另一金属-绝缘体-半导体场效应晶体管，其包括第二栅极，该第二栅极的栅长比第一栅极的栅长长，并且在该金属-绝缘体-半导体场效应晶体管中，形成在所述第二栅极上延伸的第二绝缘膜，而所述第二栅极具有多晶硅栅结构或多晶硅-金属硅化物结构。13.如权利要求11所述的半导体器件，其中，第二绝缘膜包括氧化硅。14.如权利要求11所述的半导体器件，还包括第三绝缘膜，其形成在第二绝缘膜与第一绝缘膜之间，并在所述第一栅极上延伸。15.一种半导体器件的制造方法，包括以下步骤形成n沟道金属-绝缘体-半导体场效应晶体管，该n沟道金属-绝缘体-半导体场效应晶体管包括在半导体衬底中形成的源/漏区，在所述源/漏区之间具有沟道区；以及在沟道区上由多晶硅形成的第一栅极，在沟道区与第一栅极之间具有栅绝缘膜；在半导体衬底和n沟道金属-绝缘体-半导体场效应晶体管上形成第一绝缘膜，其中在第一栅极上形成的第一绝缘膜较薄，而在源/漏区上形成的第一绝缘膜较厚；刻蚀第一绝缘膜以暴露栅极；将形成第一栅极的多晶硅替换为金属硅化物；以及从第一栅极的侧壁至第一栅极的上表面在第一栅极上形成第二绝缘膜，该第二绝缘膜具有从1.0到2.0GPa的张应力。16...

【专利技术属性】
技术研发人员：大田裕之，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]