形成具有金属的栅电极的方法技术

在一个实施例中，在衬底（１０）之上形成栅极电介质层（１８），并在栅极电介质层（１８）的部分上选择性淀积第一金属层（２６），其中形成第一种器件。不同于第一金属层（２６）的第二金属层（２８）形成于栅极电介质层（１８）的暴露部分之上，其中形成第二种器件。由于第一和第二种器件与栅极电介质直接接触的金属不同，它们具有不同的功函数。在一个实施例中，第一金属层（２６）的选择性淀积是通过原子层淀积法完成的，通过使用在栅极电介质层（１８）上选择性形成的抑制剂层（２４），第一金属层（２６）可以选择性地仅仅淀积在栅极电介质层（１８）没有被抑制剂层（２４）覆盖的部分上。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体加工方法，更具体地说，涉及，该具有金属的栅电极可以用于例如双金属栅极集成。
技术介绍
由于半导体技术不断发展，半导体器件的尺寸变得越来越小，因此器件的可量测性是所希望的性质。为了获得适当的可量测性，必须相应地调整阈值电压。然而，对于多晶硅栅来说，要在维持要求的驱动电流时实现对阈值电压的适当调节是困难或不可能的。因此，本行业开始考虑利用金属而不是多晶硅来调节尺寸缩小的器件所期望的阈值电压水平。在器件栅电极叠层内的栅极电介质上直接具有金属可以用来提高功函数特性。也就是说，用不同的金属直接接触栅极电介质会产生不同的功函数。因此，P沟道金属氧化物半导体和N沟道金属氧化物半导体器件，两者都要求具有不同功函数的栅电极，可以用不同的金属与各自的栅极电介质接触而形成。然而，问题在于实现双金属栅极集成。例如，目前所知的实现双金属栅极集成的一个方法是，在栅极电介质上覆盖淀积第一金属层(在此，第一金属层可以用来形成第一种器件的包含金属的栅电极叠层，例如P沟道金属氧化物半导体器件)。但是，然后该第一金属层要从栅极电介质的部分上除去以形成第二种器件，例如N沟道金属氧化物半导体器件，这要求在其含金属栅电极叠层内有不同的金属层与栅极电介质接触。因此，从栅极电介质层的部分上除去第一金属层后，可以形成第二金属层(在此，第二金属层可以用于形成第二种器件的含金属栅电极叠层)。在现有技术的解决方法中，第一金属层的一部分用传统的光刻技术通过干法或湿法蚀刻被除去。然而，第一金属层的淀积和后来从栅极电介质的一部分中被蚀刻会引起很多问题由此形成劣质的器件。例如，蚀刻可能不完全蚀刻第一金属层，在栅极电介质上留下来自第一金属层的残积物，这会对最终器件的功函数产生负面的影响。或者，对第一金属层后来的蚀刻可能导致过度蚀刻，蚀刻到下面的栅极电介质，由此减少了形成有第二金属电极的区域中的栅极电介质的厚度，这是所不希望的。附图说明本专利技术通过例子作了图解说明，但不局限于附图，其中相同的附图标记表示相同的元件，其中图1为根据本专利技术的一个实施例，栅极电介质层上覆衬底的衬底的截面图；图2为根据本专利技术一个实施例的，图1的衬底以及对准衬底的压印掩模的截面图；图3为根据本专利技术一个实施例的，施加压印掩模并在衬底的一个区域上形成最终抑制剂层之后图2的衬底的截面图；图4为根据本专利技术一个实施例的，选择性淀积第一金属层之后图3的衬底的截面图；图5为根据本专利技术一个实施例的，除去抑制剂层之后图4的衬底的截面图；图6为根据本专利技术一个实施例的，形成第二含金属栅极层、多晶硅栅层、防反射涂层(ARC)和图案掩模层之后图5的衬底的截面图；图7为根据本专利技术一个实施例的，用图案掩模层形成栅电极叠层并除去图案掩模层之后图6的衬底的截面图；图8为根据本专利技术一个实施例的，在衬底的不同区域内形成两个基本上完整的器件之后图7的衬底的截面图。本领域技术人员应当理解，附图中的元件是简单明了描绘的，没有必要按比例描绘。例如，附图中一些元件的尺寸相对于其他元件来说可能是夸大的，这有助于增进对本专利技术实施例的理解。具体实施例方式如上所述，希望能形成具有含金属的栅电极的晶体管，含金属的栅电极的金属层直接接触下面的栅极电介质。这可以引起例如改进的可量测性和改进的功函数特性。而且，不同种类的器件(例如，P沟道金属氧化物半导体和N沟道金属氧化物半导体器件)通常要求在他们各自的栅电极叠层内有不同的金属层与下面的栅极电介质接触，以便提供期望的功函数。因此，本专利技术的一个实施例中，形成栅极电介质层，然后在栅极电介质层的部分之上选择性淀积第一金属层，用第一金属层形成器件。选择性淀积第一金属层之后，可以在栅极电介质层仍然暴露的部分上形成不同于第一金属层的第二金属层，用第二金属层形成器件。在一个实施例中，选择性淀积第一金属层是借助于抑制剂层完成的，在栅极电介质层之上选择性形成抑制剂层，这样第一金属层可以仅仅选择性淀积在栅极电介质层未被抑制剂层覆盖的部分上。下面将参考附图1-8更详细地描述本专利技术的实施例。图1示出了根据本专利技术的一个实施例的半导体结构11。请注意，在一个实施例中，半导体11可以是半导体晶片的一部分。图1的半导体结构11包括具有隔离区16的衬底10、覆盖在衬底10上的栅极电介质层18和隔离区16。请注意，在替代实施例中，栅极电介质层18可以不覆盖在隔离区16上。图1的半导体结构11被分成两个区域第一器件区12和第二器件区14。器件区12和14限定了衬底10用于形成不同种类器件的区域。例如，在一个实施例中，器件区12相当于N沟道金属氧化物半导体器件区，其中将形成N沟道金属氧化物半导体器件；器件区14相当于P沟道金属氧化物半导体器件区，其中将形成P沟道金属氧化物半导体器件。但是请注意，在替代实施例中，器件区12可以相当于P沟道金属氧化物半导体器件区，而器件区14可以相当于N沟道金属氧化物半导体器件区。在其他替代实施例中，器件区12和14还可以是任何种类的区域，其中形成不同的器件。另外请注意，半导体结构11可以根据需要包括任何数量的器件区，其中形成不同种类的器件。在一个实施例中，衬底10为半导体衬底，例如硅衬底、砷化镓衬底、硅锗衬底、锗衬底等等。在一个实施例中，衬底包括块状衬底，但是在替代实施例中，衬底10可以包括含有任何种类半导体材料(例如硅、砷化镓、硅锗、锗等等)覆盖在绝缘体例如嵌入氧化物上的绝缘体上硅(SOI)衬底。栅极电介质层18可以包括任何种类的栅极电介质材料，例如二氧化铪、硅酸铪、硅酸锆、氧化锆、氧化钽、二氧化钛、氮化二氧化硅等等。栅极电介质层18可以用传统方法形成。请注意，在所描述的实施例中，栅极电介质层18形成在区域12和14两个区域之上；然而，在替代实施例中，区域12和14分别可以包括不同种类的栅极电介质材料，以使第一栅极电介质层覆盖在衬底10的区域12上，不同于第一栅极电介质层的第二栅极电介质层覆盖在衬底10的区域14上。另外请注意，根据器件的形成需要，衬底10还可以包括阱注入物(未示出)。阱注入物可以用本领域公知的传统的注入技术形成。图2示出了压印掩模20对准在衬底10上时的半导体结构11。压印掩模20包括覆盖在压印掩模20的凸出部分23上的抑制剂材料22，该凸出部分延伸超过压印掩模20的表面21。当压印在衬底的表面上时，压印掩模20的凸出部分就是接触衬底的部分，而压印掩模20的剩余部分(不是凸出部分的部分)不接触衬底的表面。因此，在接触时凸出部分上的材料将被压印或印刷到衬底的表面上。在一个实施例中，压印掩模20由弹性体材料形成。因此，参考图2，压印掩模20的凸出部分23适当地与衬底10对准，与半导体结构11的器件区12相对应，这样当应用时，抑制剂材料22将施加到区域12而不是区域14上。请注意，抑制剂材料22可以通过多种方法放置在压印掩模20的凸出部分23上。例如，在一个实施例中，可以将压印掩模20浸入抑制剂材料盘中，这样仅仅压印掩模20的凸出部分接触抑制剂材料(用这样的方式，其余表面例如表面21，不会接收到任何抑制剂材料)。或者，抑制剂材料可以应用例如印辊施加到压印掩模20上，印辊将抑制剂材料转印到压印掩模20的凸出部分，而不转印到其余表面例如表面21。图3示出了用压印掩模20压本文档来自技高网...

【技术保护点】
一种制造晶体管的方法，包括：在晶片第一区域的栅极电介质上而不在晶片第二区域的栅极电介质上选择性淀积第一金属层；在第二区域的栅极电介质之上淀积第二金属层；在第一区域中为第一晶体管形成第一栅电极叠层，第一栅电极叠层包括由 第一金属层形成的结构；在第二区域中为第二晶体管形成第二栅电极叠层，第二栅电极叠层包括由第二金属层形成的结构。

【技术特征摘要】
【国外来华专利技术】US 2004-4-19 10/827,2021.一种制造晶体管的方法，包括在晶片第一区域的栅极电介质上而不在晶片第二区域的栅极电介质上选择性淀积第一金属层；在第二区域的栅极电介质之上淀积第二金属层；在第一区域中为第一晶体管形成第一栅电极叠层，第一栅电极叠层包括由第一金属层形成的结构；在第二区域中为第二晶体管形成第二栅电极叠层，第二栅电极叠层包括由第二金属层形成的结构。2.如权利要求1的方法，其中第一晶体管为P型金属氧化物半导体晶体管，第二晶体管为N型金属氧化物半导体晶体管。3.如权利要求1的方法，其中第一晶体管为N型金属氧化物半导体晶体管，第二晶体管为P型金属氧化物半导体晶体管。4.如权利要求1的方法，其中淀积第二金属层的步骤进一步包括在第一区域中的第一金属层之上淀积第二金属层；其中第一栅电极叠层包括由第一金属层之上的第二金属层形成的结构。5.如权利要求1的方法，进一步包括在第二区域的栅极电介质上形成抑制剂，其中抑制剂阻止在第二区域的栅极电介质上淀积第一金属层。6.如权利要求5的方法，其中抑制剂通过障蔽第二区域栅极电介质上的形核位置来阻止。7.如权利要求5的方法，其中抑制剂为自组装单分子层。8.如权利要求5的方法，其中抑制剂包括有机硅烷。9.如权利要求5的方法，其中抑制剂包括甲基。10.如权利要求5的方法，其中抑制剂包括甲基丙烯酸基聚合物。11.如权利要求5的方法，其中抑制剂包括光致聚合物。12.如权利要求5的方法，其中形成抑制剂的步骤进一步包括在第二区域的栅极电介质上而不在第一区域的栅极电介质上选择性形成抑制剂。13.如权利要求12的方法，其中选择性形成抑制剂的步骤包括通过压印形成抑制剂。14.如权利要求13的方法，其中选择性形成抑制剂的步骤包括通过印刷压印施加抑制剂材料。15.如权利要求14的方法，其中通过印刷压印施加抑制剂材料的步骤包括用在压印掩模对应于第二区域的位置处具有一层抑制剂材料的压印掩模来压印晶片。16.如权利要求15的方法，其中所述压印掩模上的位置为压印掩模的凸出部分。17.如权利要求5的方法，进一步包括在淀积第一金属层之后，淀积第二金属层之前使抑制剂失效。18.如权利要求17的方法，其中使抑制剂失效的步骤包括除去抑制剂。19.如权利要求17的方法，其中使抑制剂失效的步骤进一步包括在100℃或更高温度加热晶片。20.如权利要求17的方法，其中使抑制剂失效的步骤进一步包括等离子体处理抑制剂。21.如权利要求17的方法，其中使抑制剂失效的步骤进一步包括等离子体蚀刻抑制剂。22.如权利要求17的方法，其中...

【专利技术属性】
技术研发人员：奥路班密O艾蒂图图，莱恩M麦克尔森，凯瑟琳C于，小罗伯特E琼斯，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]