带有隐埋耗尽层的有源光敏结构制造技术

一种成像器像素具有光敏ＪＦＥＴ结构，该结构的沟道区位于隐埋的电荷累积区上方。该沟道区具有依赖于累积区中所累积的电荷电平而变化的电阻特性。在积分期期间，入射光使电子累积在隐埋的累积区内部。沟道区的电阻特性响应于累积在累积区中的电荷形成的场而变化。因而，当电压施加到沟道的一侧时，从另一侧读出的电流表征了存储的电荷量。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体器件领域，并且具体地涉及一种有源像素光敏结构。
技术介绍
CMOS成像器包括像素单元的焦平面阵列，每个单元包括覆盖在衬底上、用于在衬底的掺杂区产生光生电荷的光传感器，例如光电栅、光电导体或者光敏二极管。典型的CMOS成像器像素单元有三晶体管(3T)或者四晶体管(4T)的设计。4T设计优于3T设计，因为它减少了阵列中“热”像素(产生增加的暗电流的那些像素)的数量，并且它减少了3T设计中读出信号可能带有的kTC噪声。在CMOS成像器中，像素单元的有源元件，例如四晶体管像素，执行必要的功能(1)光子转换为电荷；(2)电荷转移到浮置扩散区；(3)在电荷转移到浮置扩散区之前，将浮置扩散区复位到已知状态；(4)选择要读出的像素单元；以及(5)输出并放大表示复位电压和像素信号电压的信号，后者基于光转换的电荷。浮置扩散区的电荷通过源极跟随器输出晶体管转换为像素输出电压。示范CMOS成像电路及其加工步骤以及成像电路的各种CMOS元件的功能的详细说明例如在美国专利6140630、美国专利6376868、美国专利6310366、美国专利6326652、美国专利6204524以及美国专利6333205中有描述，所有这些专利转让于微米技术有限公司(Micron Technology Inc.)。上述每个专利的公开内容由此全部通过引用结合在本文中。常规CMOS APS(有源像素传感器)四晶体管(4T)像素单元10示于附图说明图1A和图1B中。图1A是单元10的自顶向下的视图；图1B是沿线A-A′所得的图1A中的单元10的截面视图。所示单元10包括作为光传感器的钉扎型光敏二极管13。或者，CMOS单元10可以包括代替钉扎型光敏二极管13的光电栅、光电导体或者其它光子-电荷转换器件，作为光生电荷的初始累积区。光敏二极管13包括p+表面累积区5和在p型半导体衬底层2中形成的底层n型累积区14。图1A和图1B的像素单元10具有转移栅7，该转移栅将n型累积区14中所产生的光电荷转移到浮置扩散区3(即，存储区)。还将浮置扩散区3连接到源极跟随器晶体管的栅极27上。源极跟随器晶体管将输出信号提供给行选通晶体管，该晶体管具有选择性地选通输出信号到输出端子(未示出)的栅极37。带有栅极17的复位晶体管在每个电荷从光敏二极管13的n型累积区14转移之前，将浮置扩散区3复位到规定的电荷电平。示出的钉扎型光敏二极管13在p型衬底2中形成。还可能的是，例如，在n型外延层中的p阱下有p型衬底基。光敏二极管13的n型累积区14和p+表面累积区5在隔离区9和转移栅7之间隔开。示出的常规钉扎型光敏二极管13具有p+/n-/p-结构。光敏二极管13具有两个具有相同电势的P型区5、2，以使n-累积区14在钉扎电压(Vpin)下完全耗尽。将光敏二极管13称为“钉扎型(pinned)”是因为光敏二极管13完全耗尽时，光敏二极管13中的电势固定为常值Vpin。当转移栅7导通时，光生电荷从n-累积区14转移到浮置扩散区3。此外，在晶体管栅极17、27、37的任一侧提供有n型导电性的杂质掺杂的源极/漏极区32，以分别产生复位、源极跟随器和行选择晶体管。使用常规加工方法在绝缘层中形成接触件33来提供到源极/漏极区32、浮置扩散区3以及其它布线的电连接33，以连接到晶体管栅极17、27和37并形成单元10中的其它连接。常规4T像素单元，如图1A和图1B所示的，和3T像素单元相比，其优点是具有较低的固定图形噪声。然而，4T像素单元有几个缺点，现在概括论述一下。首先，在电荷从光敏二极管13转移到浮置扩散区3期间，在光敏二极管13上留下一些电荷。这种不完全的转移形成了滞后，并且还可以导致光敏二极管13由于过量电荷存在而饱和。常规4T设计还降低了单元10的填充因子，因为这四个晶体管利用了本来可以用于制作更大的光敏区域的空间。如图1A所示，常规像素单元10大约有百分之五十的填充因子，因为单元10(即，光敏二极管13)大约只有一半构成光敏区域。因此，需要一种具有低的固定图形噪声但具有高的填充因子并且降低了与光电荷转移相关联的滞后的像素单元。还需要有简单的方法制造所需单元。专利技术概述本专利技术的示范实施例提供了一种具有光敏JFET结构的成像器像素单元，该结构具有位于隐埋电荷累积区上方的沟道区。该沟道区具有依赖于累积区中所累积的电荷电平而变化的电荷流特性。在积分期期间，入射光使电子累积在隐埋累积区内部。沟道区的电荷流特性响应累积区中累积的电荷形成的场而变化。依照本专利技术的一个方面，考虑到自动光控操作，该像素单元可以同时执行电荷累积模式和像素的读出。附图简述将结合附图，根据对本专利技术的以下详细描述，更好地理解本专利技术的前述方面以及其它方面，其中图1A是常规四晶体管(4T)像素单元的自顶向下的视图；图1B是沿线A-A′所得的图1A的常规四晶体管像素单元的截面视图；图2A是根据本专利技术的第一示范实施例构造的示范像素单元的电路图的示意图；图2B是根据本专利技术的第一示范实施例构造的图2A的示范像素单元的截面视图；图3是示出根据本专利技术的示范实施例的像素单元的操作的流程图；图4是根据本专利技术构造的成像装置的框图；以及图5示出结合了至少一个根据本专利技术的实施例构造的成像器装置的处理器系统。专利技术详细说明在以下的详细说明中参照附图，这些附图构成详细说明的一部分，并且在附图中通过举例的方式示出可以实施本专利技术的特定实施例。对这些实施例进行充分详细的描述以使本领域技术人员能够实施本专利技术，并且将理解，可以使用其它实施例，并且在不脱离本专利技术的精神和范围的情况下，可以对其进行结构、逻辑以及电的改动。术语“衬底”应理解为基于半导体的材料，包括硅、绝缘硅片(SOI)或者蓝宝石硅片(SOS)技术、掺杂半导体和非掺杂半导体、基半导体基础支撑的硅外延层以及其它半导体结构。此外，当在以下说明中涉及“衬底”时，可能已经使用前面的工艺步骤形成基半导体结构或基础中的区或者结。此外，半导体不必为硅基，而可能基于硅-锗、锗或者砷化镓。术语“像素”指含有将光照射转换为电信号的光传感器以及晶体管的图像元素单位单元。为便于说明，在本文的附图和说明中示出了代表性的像素，并且，通常，成像器中所有像素的制造将以相似的方式同时进行。虽然本文根据一个像素单元的构造和制造对本专利技术进行描述，但是，应理解，这代表了成像装置的阵列中的多个像素单元，如成像器装置308(图4)的阵列240。此外，本专利技术对许多具有像素单元的固态成像装置具有适用性，并且不限于本文所述的结构。因此，不应将以下的详细说明视为限制，并且本专利技术的范围只由所附权利要求书来限定。现在参照附图，图中相似的元件通过相似的附图标记来表示，图2A以电示意图的形式示出了根据本专利技术的一个实施例的像素单元100。如图所示，像素单元100包括通过行选择晶体管110以源极跟随器的方式连接的光敏JFET 107。JFET的栅结构是光敏的，并且作为像素100的电荷收集区。可以由接收复位控制信号(复位)的复位晶体管112对栅结构进行复位。行选择晶体管110对其栅输入端的行选择信号(RS)响应，因而将像素100耦合到列线路60以从像素100读出信号。图2B示出了根据本专利技术的第一示范实施例构造的像素单元100的截面视图本文档来自技高网...

【技术保护点】
一种ＪＦＥＴ光传感器，包括：在衬底中形成的累积区，所述累积区用于累积响应射到所述区的光而产生的电荷；以及位于所述衬底中并与所述累积区相关联的沟道区，所述沟道区具有响应累积在所述累积区中的电荷而变化的电阻。

【技术特征摘要】
【国外来华专利技术】US 2004-8-30 10/928,3141.一种JFET光传感器，包括在衬底中形成的累积区，所述累积区用于累积响应射到所述区的光而产生的电荷；以及位于所述衬底中并与所述累积区相关联的沟道区，所述沟道区具有响应累积在所述累积区中的电荷而变化的电阻。2.如权利要求1所述的光传感器，其中所述累积区掺杂为第一导电型，而所述沟道区掺杂为第二导电型。3.如权利要求1所述的光传感器，其中所述累积区掺杂为n型，而所述沟道区掺杂为p型。4.一种像素传感器单元，包括在衬底中形成的光敏元件，所述光敏元件用于响应施加的光而产生电荷，所述光敏元件包括隐埋在所述衬底的顶面下方的电荷累积区；以及位于所述衬底的所述顶面下方但在所述电荷累积区上方的沟道区，所述沟道区具有依赖于所述累积区中的电荷的可变电阻；以及用于产生基于所述沟道区的电阻的信号的电路。5.如权利要求4所述的像素传感器单元，其中所述光敏元件包括JFET晶体管的隐埋栅极区。6.如权利要求4所述的像素传感器单元，还包括在所述光敏元件的第一侧上方并邻近所述光敏元件的第一侧的、用于将电压施加到所述沟道区的第一接触件和用于从所述沟道区取读出信号的第二接触件。7.如权利要求6所述的像素传感器单元，其中所述第二接触件电连接到行选择晶体管。8.如权利要求4所述的像素传感器单元，还包括用于将所述累积区中的电荷复位的电路。9.如权利要求4所述的像素传感器单元，其中所述电路包括用于至少接收表示在复位状态时所述沟道的电阻的第一信号和表示在积分期结束时所述沟道的电阻的第二信号的采样和保持电路。10.如权利要求5所述的像素传感器单元，其中所述像素传感器单元的填充因子大于百分之五十。11.如权利要求5所述的像素传感器单元，其中所述单元能够提供表示所述沟道区的电阻的信号的连续读出。12.一种像素传感器单元，包括至少部分在衬底中形成的光敏JFET元件，所述光敏元件用于响应施加的光而产生电荷，所述光敏元件包括隐埋在所述衬底的顶面下方的电荷累积区；以及位于所述衬底的所述顶面下方但在所述电荷累积区上方的沟道区，所述沟道区具有响应累积在所述电荷累积区中的电荷量而变化的电阻特性；电连接到所述沟道区以从所述沟道读出信号的第一接触件，所述信号表示流过所述变电阻沟道的电流；以及用于将所累积的电荷从所述电荷累积区漏到漏极区的晶体管。13.如权利要求12所述的像素传感器单元，其中所述第一接触件连接到行选择晶体管。14.如权利要求13所述的像素传感器单元，还包括电连接到所述沟道区并且适用于向所述沟道区提供电压的第二接触件。15.如权利要求12所述的像素传感器单元，其中所述像素传感器的填充因子大于百分之五十。16.如权利要求12所述的像素传感器单元，其中所述电荷累积区能够有效地形成围绕所述电荷累积区的场。17.一种像素传感器单元阵列，包括在衬底中形成的多个像素传感器单元，其中所述阵列的至少一个像素传感器单元包括光传感器，包括用于累积响应光而产生的电荷的累积区，所述累积区隐埋在所述衬底的顶面下方并掺杂为第一导电型；以及位于所述累积区上方并掺杂为第二导电型的沟道区，其中所述沟道区具有基于累积在所述累积区中的电荷量而变化的电阻。18.如权利要求17所述的像素传感器单元阵列，其中所述至少一个像素单元还包括用于将电压施加到所述沟道区的第一端接触件和用于执行读出的第二端接触件。19.如权利要求18所述的像素传感器单元阵列，其中所述至少一个像素单元还包括用于选择性地从所述第二端接触件读出信号的第一行选择晶体管。20.一种像素传感器单元阵列，包括在衬底中形成的多个像素传感器单元，其中至少一个像素传感器单元包括光传感器，包括用于累积响应施加的光而产生的电荷的累积区，所述累积区隐埋在所述衬底的顶面下方并掺杂为第一导电型；以及位于所述累积区上方并掺杂为第二导电型的沟道区，其中所述沟道区具有基于累积在所述累积区中的电荷量而变化的电阻；用于从所述像素产生信号的第一和第二端接触件，所述信号表示所述沟道区的所述变化的电阻；以及用于将累积在所述累积区中的电荷复位的复位晶体管。21.如权利要求20所述的像素传感器单元阵列，其中所述光传感器包括隐埋在所述衬底的顶面下方的JFET栅极区。22.如权利...

【专利技术属性】
技术研发人员：D耶尔代夫，N哈利乌林，
申请(专利权)人：微米技术有限公司，
类型：发明
国别省市：US[美国]