用于低功率应用的电可编程集成熔丝装置和构造方法制造方法及图纸

本发明专利技术提供用于小功率应用的电可编程集成熔丝。集成熔丝器件具有堆叠结构，该结构具有多晶硅层和形成于多晶硅层上的导电层。集成熔丝具有的结构特征使得能够用低编程电流／电压对熔丝进行可靠且高效的编程，同时实现熔断位置的一致性。例如，形成具有变化厚度的导电层并形成具有变化掺杂分布的多晶硅层来实现编程的可靠性和一致性，以提供容易发生熔断事件的更为精确的局部化区域。

【技术实现步骤摘要】

本专利技术涉及可编程固态熔丝(fuse)，更具体而言，涉及为低功率应用设计的电可编程多晶硅熔丝以及用于构造能够使用低编程电流/电压可靠而高效地编程的多晶硅熔丝的方法。
技术介绍
半导体集成熔丝被用于各种集成电路设计和应用中。例如，集成熔丝被用作储存装置(例如PROM、SRAM等)的可编程元件、逻辑器件的冗余、可编程特征选择等。可以通过施加足够量时间的足够大小的电流由此加热熔丝以导致熔断事件(即烧断熔丝)来将集成熔丝从低电阻状态编程为高电阻状态。当前，正在以更高的集成度以降低的临界尺寸开发集成电路器件，从而使低功率应用成为可能。在这方面，所要求的所需内部电源电压和电流变得越来越小。不过，利用更小的电压/电流更加难以可靠地熔断诸如多晶硅熔丝的熔丝。因此，开发出集成熔丝结构以实现以降低的电流/电压对熔丝编程。图1为常规集成熔丝器件的示意性顶视平面布局(形状)。具体而言，图1描绘了集成多晶硅熔丝(10)，其包括长度为LF宽度为WF的熔丝链(11)，其连接于正极(12)和负极(13)之间。可以通过构图形成于衬底上的多晶硅层并用例如N型(N+)或P型(P+)掺杂剂掺杂多晶硅层形成多晶硅熔丝(10)。为了能够以降低的电流/电压编程，如此设计多晶硅熔丝(10)，使得熔线元件(11)的宽度WF显著小于正极和负极区(12)和(13)的宽度WC。更小宽度的熔丝链(11)提供了正极和负极(12)和(13)之间的高电阻，而正极(12)/负极(13)与熔丝链(11)之间截面积的减小产生所谓的“电流聚集(current crowding)”。该效应在图1中有所描绘，当施加偏压以对熔丝编程时，从较大面积的阴极(13)流向较小面积的熔丝链(11)的电流(15)在熔丝链(11)界面接触阴极(13)区域处导致电流聚集。电流聚集效应与熔丝链增加的电阻一起提供了局部加热的增加，这导致以更小的电压和电流打开。虽然这种设计总体上允许以降低的电流/电压进行编程，对于类似结构的全部熔丝而言熔断位置可能有所变化，从而减小了编程的可靠性。
技术实现思路
总地说来，本专利技术的示范性实施例包括为小功率应用设计的电可编程多晶硅熔丝。更具体而言，根据本专利技术的示范性实施例的电可编程多晶硅熔丝包括堆叠结构，该结构具有形成于多晶硅层上的导电层，设计该结构以提供局部化高电阻区域，在该高电阻区域中能够将熔断事件局部化并用低编程电流和电压容易地引发熔断事件，以实现高效率/可靠性和一致性的熔丝编程。在本专利技术的一个示范性实施例中，半导体集成熔丝包括多晶硅层和形成于所述多晶硅层上的导电层，所述多晶硅层包括正极、负极、连接于所述正极和分之间的熔丝链(fuse link)。所述导电层的形成于所述熔丝链上方的第一部分具有第一厚度T1，所述导电层的形成于所述熔丝链上方的第二部分具有第二厚度T2，其中T2形成得小于T1。导电层第二部分减小的厚度T2提供了电阻增大的局部化区域，在该局部化区域中能够容易地通过以减小的电流/电压生成的热应力引发熔断事件(例如熔化或烧断导电层)，以对集成熔丝器件进行编程。在本专利技术的一个实施例中，具有变化厚度的导电层为诸如硅化钛、硅化镍、硅化铂或硅化钴的硅化物层。通过改变在多晶硅层的不同区域(正极、负极和熔丝链区)中的掺杂分布以控制在多晶硅层的不同掺杂区域中硅化物的形成量来实现具有变化厚度的硅化物层。例如，可以用不同的多晶硅区形成多晶硅熔丝链区，该不同的多晶硅区包括未掺杂区和/或具有不同类型掺杂剂和/或掺杂剂浓度的区域，由此抑制或增强在该不同区域中硅化物的形成，从而根据需要形成具有变化厚度的硅化物层，以使熔断事件局部化。在本专利技术的其他示范性实施例中，多晶硅层的掺杂分布在多晶硅层的不同区域上有所变化，作为一种手段来控制硅化物的形成量(厚度)，以及提高使熔断事件局部化的能力并控制熔断前/后电阻(pre/post fuse resistance)以用于小功率应用。例如，在本专利技术的一个示范性实施例中，多晶硅层的熔丝链区被形成为具有不同的多晶硅区，其中至少一个多晶硅区为掺杂的电中性多晶硅区。掺杂抑制了硅化物的形成，使得形成于电中性区上的硅化物层比形成于相邻多晶硅区上的硅化物层更薄(具有更高电阻)。此外，多晶硅区是电中性的以提供高电阻区，使得在编程操作期间在电中性多晶硅区和相邻多晶硅区之间的结处的多晶硅中流动的电子流入薄硅化物层中，由此以增强热应力的局部化并能够实施更多控制来局部化熔断事件的方式增强垂直聚集和材料迁移。通过结合附图阅读示范性实施例的详细描述，本专利技术的这些和其他示范性实施例、方面、目的和优点将变得显见。附图说明图1示意性地示出了常规半导体集成熔丝；图2A、2B和2C示意性地示出了根据本专利技术的示范性实施例的半导体集成熔丝；图3A和3B示意性地示出了根据本专利技术的另一示范性实施例的半导体集成熔丝；图4A和4B示意性地示出了根据本专利技术的另一示范性实施例的半导体集成熔丝。具体实施例方式图2A～2C、3A～3B和4A～4B示意性地示出了根据本专利技术的示范性实施例的电可编程半导体集成熔丝结构，其被设计用来为低功率应用提供编程效率和可靠性。大体上，图2A～2C、3A～3B和4A～4B示出了具有堆叠结构的集成熔丝，其共同包括形成于多晶硅熔丝层上的导电层(例如硅化物层)，多晶硅熔丝层具有正极和负极区以及连接正极和负极区的熔丝链区。通过施加足够大小的编程电流以生成电流应力(current stress)来对示范性集成熔丝结构进行电编程，该电流应力增大了熔丝温度并引发熔丝导电层的聚结(agglomeration)，造成将熔丝编程为高电阻状态的熔断事件。该熔断事件可以是在导电层的熔断位置处形成不连续或空洞，或者在熔断位置处熔化或烧断导电层。根据本专利技术的示范性实施例，将集成熔丝设计成具有这样的结构，该结构提供了一个或多个局部的高电阻熔丝区，这使得能够以低编程电流/电压和期望的熔断位置高效而一致地对集成熔丝进行编程。应当理解，附图仅仅是示意性的描绘，其中各元件、层和区域的厚度和尺度不成比例，而是为了清晰进行了放大。还要理解的是，当这里将一层描述为在另一层或衬底“上”或“上方”时，该层可以直接在另一层或衬底上，或者也可以存在中间层。还要理解的是，所有附图中所用的同样的附图标记表示相同或相似的或具有相同或相似的功能的元件。图2A～2C示意性地示出了根据本专利技术的示范性实施例的半导体集成熔丝。更具体而言，图2A～2C示意性地示出了电可编程集成熔丝结构(20)，包括形成于多晶硅层(22)上的导电层(21)。图2A和2B为顶视图，分别根据本专利技术的示范性实施例示意性地示出了导电层(21)和多晶硅层(22)的布局图案。图2C为图2A和2B中沿线2C-2C的示范性熔丝结构(20)的示意性截面图。如图2B和2C所一般性地描绘的，多晶硅层(22)包括多个多晶硅区，其包括掺杂的负极(23)和正极(24)区、以及连接正极(24)和负极(23)区的熔丝链(25)区。多晶硅层(22)的熔丝链(25)区包括不同的掺杂多晶硅区(26)、(27)和(28)。掺杂多晶硅区(26)和(28)位于熔丝链(25)区的相对端且分别邻接负极(23)和正极(24)区。掺杂多晶硅区(27)设置于多晶硅区(26)和(28)之间。如下所述，多本文档来自技高网...

【技术保护点】
一种半导体集成熔丝器件，包括：　　　　多晶硅层，包括正极和负极以及形成于所述正极和负极之间的熔丝链，其中所述熔丝链包括具有第一掺杂剂浓度的第一掺杂多晶硅区和具有大于所述第一掺杂剂浓度的第二掺杂剂浓度的第二掺杂多晶硅区；　　　　形成于所述多晶硅层上的导电层，其中在所述熔丝链上方的所述导电层的厚度有所变化，其中所述导电层在所述第一掺杂多晶硅区上方的部分具有第一厚度，其中所述导电层在所述第二掺杂多晶硅区上方的部分具有小于所述第一厚度的第二厚度。

【技术特征摘要】
US 2006-4-26 11/411,3411.一种半导体集成熔丝器件，包括多晶硅层，包括正极和负极以及形成于所述正极和负极之间的熔丝链，其中所述熔丝链包括具有第一掺杂剂浓度的第一掺杂多晶硅区和具有大于所述第一掺杂剂浓度的第二掺杂剂浓度的第二掺杂多晶硅区；形成于所述多晶硅层上的导电层，其中在所述熔丝链上方的所述导电层的厚度有所变化，其中所述导电层在所述第一掺杂多晶硅区上方的部分具有第一厚度，其中所述导电层在所述第二掺杂多晶硅区上方的部分具有小于所述第一厚度的第二厚度。2.根据权利要求1所述的器件，其中所述第一掺杂多晶硅区掺有p型或n型掺杂剂，且其中所述第二掺杂多晶硅区掺有p型掺杂剂或n型掺杂剂。3.根据权利要求1所述的器件，其中所述第二掺杂多晶硅区为电中性掺杂多晶硅区，且其中所述第一掺杂多晶硅区包括n型或p型掺杂剂。4.根据权利要求3所述的器件，其中所述第二掺杂多晶硅区为以中性物质掺杂的多晶硅。5.根据权利要求4所述的器件，其中所述中性物质包括硅、锗、氩、氧、氮或氟。6.根据权利要求1所述的器件，其中所述熔丝链还包括具有小于所述第二掺杂多晶硅区的第二掺杂剂浓度的第三掺杂剂浓度的第三掺杂多晶硅区，其中所述第二掺杂多晶硅区设置于所述第一和第三掺杂多晶硅区之间。7.根据权利要求6所述的器件，其中所述第一掺杂多晶硅区包括第一掺杂剂类型，其中所述第三掺杂多晶硅区包括与所述第一掺杂剂类型相反的第二掺杂剂类型。8.根据权利要求7所述的器件，其中所述第二掺杂多晶硅区为所述第一和第三掺杂多晶硅区的交叠区域，其中所述第二掺杂多晶硅区包括n型和p型两种掺杂剂。9.根据权利要求6所述的器件，其中所述导电层在所述第三掺杂多晶硅区上方的部分具有大于所述第二厚度的第三厚度。10.根据权利要求9所述的器件，其中所述第一和第三厚度基本相同。11.根据权利要求1所述的器件，其中所述熔丝链还包括第四未掺杂多晶硅区，其中所述导电层在所述第四未掺杂多晶硅区上方的部分具有大于所述第一和第二厚度的第四厚度。12.根据权利要求11所述的器件，其中所述第二掺杂多晶硅区和第四未掺杂多晶硅区相邻设置。13.根据权利要求12所述的器件，其中所述第四未掺杂多晶硅区设置于所述第一和第二掺杂多晶硅区之间。14.根据权利要求13所述的器件，其中所述熔丝链的所述第一掺杂多晶硅区与所述正极或负极相邻设置。15.根据权利要求1所述的器件，其中所述熔丝链还包括具有大于所述第一掺杂剂浓度的第五掺杂剂浓度的第五掺杂多晶硅区，其中所述第一掺杂多晶硅区设置于所述第二和第五掺杂多晶硅区之间，其中所述导电层在所述第五掺杂多晶硅区上方的部分具有小于所述第一厚度的第五厚度。16.根据权利要求15所述的器件，其中所述导电层的所述第二厚度和所述第五厚度基本相同。17.根据权利要求15所述的器件，其中所述第二和第五掺杂多晶硅区为电中性区。18.根据权利要求17所述的器件，其中所述第一掺杂多晶硅区包括p型或n型掺杂剂。19.根据权利要求15所述的器件，其中所述第一掺杂多晶硅区设置于所述正极和负极之间的所述熔丝链的中央区中。20.根据权利要求1所述的器件，其中所述第二掺杂多晶硅区设置于所述正极和负极之间的所述熔丝链的中央区中。21.根据权利要求1所述的器件，其中所述正极的宽度WA和所述负极的宽度WC大于所述熔丝线的宽度WF。22.根据权利要求21所述的器件，其中WC大于WA。23.根据权利要求1所述的器件，其中所述导电层为金属硅化物层。24.根据权利要求1所述的器件，其中所述负极为具有N型掺杂剂的掺杂多晶硅且其中所述正极为具有P型掺杂剂的掺杂多晶硅。25.一种半导体集成熔丝器件，包括多晶硅层，包括正极和负极以及连接于所述正极和分之间的熔丝链；以及形成于所述多晶硅层上的导电层，其中所述导电层的形成于所述熔丝链上方的第一部分具有第一厚度T1...

【专利技术属性】
技术研发人员：高荣健，具滋钦，宣敏喆，罗伯特韦泽，
申请(专利权)人：三星电子株式会社，因菲尼奥恩技术北美公司，
类型：发明
国别省市：KR[韩国]