存储器件分离栅极的制造方法技术

一种存储器件分离栅极的制造方法，包括：提供一具有复数沟槽和凸棱的半导体衬底；在所述沟槽内及凸棱上形成第一覆盖层；刻蚀所述第一覆盖层使其厚度介于所述沟槽深度的十分之一至二分之一之间；在所述沟槽侧壁、第一覆盖层和凸棱上形成第二覆盖层；刻蚀所述第二覆盖层至沟槽侧壁及凸棱上的第二覆盖层全部被移除。本发明专利技术避免在沟槽中填充的第二覆盖层上形成空洞。

【技术实现步骤摘要】

本专利技术涉及半导体制造技术领城，特別涉及一种存储器件分离栅极(split gate)的制造方法。
技术介绍
非挥发性存储器件如闪存(Flashmemory )器件其能够在断电时保存数据 且能够可重复的存储、读取及擦除而被广泛应用于计算机通讯和存储领域。 一个典型的闪存存储单元包括一个掺杂的浮栅和一个控制栅极的堆叠栅极结 构，控制栅极与浮栅绝缘，浮栅位于衬底上漏极和源极中间绝缘氧化层上方。 通过在控制栅极及源漏之间施加不同的电压，衬底中的电子通过 Fowler-Nordheim(F-N)隧穿效应被注入到浮栅中或从浮栅中擦除。在堆栈栅极 旁制造分离栅极可改善闪存器件的过消除问题。专利申请号为200410103495.7 的中国专利公开了 一种制造分离栅闪存设备的方法。通过多个带有分离栅极 的闪存单元串连的NAND阵列可以增加闪存单元的集成度。图1A 图1H是现 有技术中 一种N AND闪存阵列分离栅极的制造方法。如图1A所示，首先提供一半导体衬底IOO，半导体衬底中形成有隔离103。 所述半导体衬底上形成有复数个栅极。所述栅极为包括硬掩膜层114a，氧化层 112a,多晶硅层110a的堆栈结构。在所述栅极两侧形成侧墙115，侧墙115保护 栅极。如图1B在所述栅极之间的沟槽中填充导电层H8，所述导电层118为多晶 硅并回刻形成如图1 C所述的分离栅极118a.但是由于随着器件的缩小，栅极尺寸及栅极之间的距离也不断缩小，使 得栅极之间的沟槽深宽比较大，在沉积导电层118过程中由于阶梯覆盖不佳， 会造成间隙没有完全填充而在沟槽之间的导电层中产生空洞。如图1D所示， 填充导电层118过程中沟槽顶部被覆盖而产生夹断致使产生空洞119。在对所 述导电层118回刻而形成的分离栅118a上会留下缺陷缝隙120，如图1E所示。 若分离栅极118a厚度较薄，缝隙120底部露出衬底，严重影响器件的性能。
技术实现思路
本专利技术提供一种，该方法能够避免在分离才册极上形成^:陷缝隙。本专利技术提供的一种，包括提供一具有复数沟槽和凸棱的半导体衬底；在所述沟槽内及凸棱上形成第一覆盖层；刻蚀所述第一覆盖层使其厚度介于所述沟槽深度的十分之一至二分之一 之间；在所述沟槽侧壁、第一覆盖层和凸棱上形成第二覆盖层；刻蚀所述第二覆盖层至沟槽侧壁及凸棱上的第二覆盖层全部被移除。所述沟槽侧壁形成有第一介质层。所述第一介质层为氧化硅。所述凸棱上有硬掩膜层。所述硬掩膜层为氮化硅。所述第一覆盖层多晶硅。所述第一覆盖层的形成方法为物理气相沉积或化学气相沉积。 所述第二覆盖层为多晶硅。 所述第二覆盖层厚度小于沟槽宽度的三分之一。 对第二覆盖层的刻蚀为等向性刻蚀。所述沟槽底部形成有第二介质层。 所述第二介质层为氧化硅。相应的，本专利技术还提供一种，包括提供一具有复数沟槽和凸棱的半导体衬底；在所述沟槽内及凸棱上形成第一覆盖层；刻蚀所述第一覆盖层使其厚度介于所述沟槽深度的十分之一至二分之一 之间；在所述第一覆盖层上形成厚度小于沟槽宽度三分之一的第二覆盖层； 等向刻蚀所述第二覆盖层至沟槽侧壁及凸棱上的第二覆盖层全部被移除。所述凸棱上有硬掩膜层。 所述硬掩膜层为氮化硅。 所述第一覆盖层为多晶硅。与现有4支术相比，本专利技术具有以下优点本专利技术中在形成分离栅极过程 中通过首先沉积第 一覆盖层填充栅极之间的沟槽，回刻使所述第 一覆盖层使 其厚度減小为所述沟槽深度的二分之一 ，接着沉积与第 一覆盖层相同的第二 覆盖层，所述第二覆盖层会填充形成于所述第一覆盖层上的缝隙。然后采用 等向性刻蚀去除沟槽侧壁及栅极上的第二覆盖层，从而在沟槽中形成没有缝 隙的分离栅极。本专利技术方法通过沉积第二覆盖层填充的方法而避免在形成的 分离栅极上形成缝隙。 附图说明图1A 图1E为现有技术中一种NAND闪存阵列分离栅极制造方法及其 产生空洞缺陷的剖面示意图2为根据本专利技术实施例的制造方法的流程图3A 图3K为根据本专利技术实施例的制造方法的剖面示意图。 具体实施例方式下面结合附图对本专利技术的具体实施方式#文详细的iJt明。图2为本专利技术制造方法的流程图。如图2所示，提供一半导体衬底，所述半导体衬底上形成有复数个沟槽 及凸棱(S210)。复数个沟槽平行排布。在所述沟槽的侧壁上形成有第一介质 层，所述第一介质层可以是氧化硅或氮化硅，在所述沟槽底部形成有第二介 质层。在所述沟槽之间的衬底上形成有硬掩膜层，所述硬掩膜和衬底之间有 多晶硅层，所述硬掩膜层为氮化硅。在所述沟槽内及凸棱上形成第一覆盖层(S220)。所述第一覆盖层可以是 多晶硅，形成的第一覆盖层至少填满所述沟槽。所述第一覆盖层与第一介质 层及硬掩膜层有不同的刻蚀速率。形成第一覆盖层的方法可以是物理气相沉 积或化学气相沉积。刻蚀所述第一覆盖层使其厚度介于所述沟槽深度的十分之一至二分之一 之间(S230)。由于在形成第一覆盖层过程中沉积的膜层的阶梯覆盖率不佳， 在沟槽侧壁上形成的膜层比凸棱上的膜层要薄，沟槽侧壁接近顶部开口方向 膜层较厚，底部较薄，因而侧壁接近开口方向膜层会阻止沉积材料向沟槽底 部侧壁扩散，从而会在沟槽中形成空洞。刻蚀后会在沟槽中剩余的第一覆盖 层上形成缝隙。在刻蚀后的剩余第一覆盖层顶部及沟槽侧壁及凸棱上形成第二覆盖层。(S240),形成的第二覆盖层与第一覆盖层为同种材料，其厚度小于所述沟槽 宽度的三分之一，沉积的第二覆盖层首先会填充在第一覆盖层上形成的缝隙。 刻蚀所述第二覆盖层至沟槽侧壁及凸棱上的第二覆盖层全部被移除(S250)。选用等向性刻蚀同时刻蚀沟槽侧壁、凸棱顶部及沟槽底部的第二覆 盖层，完成对沟槽侧壁的第二覆盖层的刻蚀后，沟槽底部留下第一覆盖层与 第二覆盖层堆栈。若第一覆盖层与第二覆盖层均为多晶硅，形成的堆栈即为 分离栅极。下面是本专利技术方法的详细步骤。图3A~图3K为本专利技术方法实施例的剖面示意图。如图3A所示，提供一半导体衬底300,可以是P型衬底也可以是N型衬 底。在所述半导体衬底300上形成一深掺杂层301,掺入离子可以是N型或P 型杂质。掺杂层301形成导电沟道。如图3B所示，在所述带有掺杂层301的半导体衬底上形成一氧化层302 所述氧化层厚度约为110埃，在所述氧化层302上形成一氮化硅层304，所述 氮化硅层的厚度为1625埃。在所述氮化硅层304上形成一无机抗反射层306, 所述无机抗反射层306为氮氧化硅(SiON ),其厚度约为320埃。所述无机抗 反射层306作为形成有源区隔离的抗反射材料防止底层反射光对形成的光刻 图型的影响。如图3C所示，旋涂光致抗蚀剂于所述无机抗反射层上，通过曝光显影将 定义有源区的图型从掩膜板上转移到光致抗蚀剂上，此时无机抗反射层通过 干涉效应消除底层的反射光对形成光致抗蚀剂上图型的轮廓的影响，通过刻 蚀将所述图型转移到硬掩膜304上，然后去除所述光致抗蚀剂与无机抗反射 层306,以硬掩膜层304作为阻挡层，刻蚀未被所述硬掩膜306覆盖的氧化层 302与衬底，在衬底上形成隔离槽303,隔离槽303之间形成有源区。通过将 光致抗蚀剂上的图案首先转移到硬掩膜304上，然后以硬掩膜作为掩膜刻蚀 在衬底上形成隔离槽303能够增加分辨率并使得形成的隔离槽303的侧壁轮 廓较直。在所述隔离槽303中填充氧化物本文档来自技高网...

【技术保护点】
一种存储器件分离栅极的制造方法，其特征在于包括：提供一具有复数沟槽和凸棱的半导体衬底；在所述沟槽内及凸棱上形成第一覆盖层；刻蚀所述第一覆盖层使其厚度介于所述沟槽深度的十分之一至二分之一之间；在所述沟槽侧壁、第 一覆盖层和凸棱上形成第二覆盖层；刻蚀所述第二覆盖层至沟槽侧壁及凸棱上的第二覆盖层全部被移除。

【技术特征摘要】
1、一种存储器件分离栅极的制造方法，其特征在于包括提供一具有复数沟槽和凸棱的半导体衬底；在所述沟槽内及凸棱上形成第一覆盖层；刻蚀所述第一覆盖层使其厚度介于所述沟槽深度的十分之一至二分之一之间；在所述沟槽侧壁、第一覆盖层和凸棱上形成第二覆盖层；刻蚀所述第二覆盖层至沟槽侧壁及凸棱上的第二覆盖层全部被移除。2、 如权利要求1所述的存储器件分离栅极的制造方法，其特征在于所 述沟槽侧壁形成有第一介质层。3、 如权利要求1所述的存储器件分离栅极的制造方法，其特征在于所 述第一介质层为氧化硅。4、 如权利要求l所述的存储器件分离栅极的制造方法，其特征在于所 述凸棱上有硬掩膜层。5、 如权利要求4所述的存储器件分离栅极的制造方法，其特征在于所 述硬掩膜层为氮化硅。6、 如权利要求1所述的存储器件分离栅极的制造方法，其特征在于所 述第一覆盖层多晶硅。7、 如权利要求1或6所述的存储器件分离栅极的制造方法，其特征在于 所述第一覆盖层的形成方法为物理气相沉积或化学气相沉积。8、 如权利要求1所述的存储器件分离栅极的制造方法，其特征在于所 述第二覆盖层为多晶硅。9、 如权利要求1或...

【专利技术属性】
技术研发人员：洪中山，金贤在，季华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]