多晶硅控制的回蚀刻显示器制造技术

该发明专利技术公开了一种生产电子线路的半导体晶圆。这种半导体基片进一步包括一个回蚀刻显示器，该显示器包括有不同尺寸的沟槽，沟槽中充填有多晶硅。然后，多晶硅又从那些较大平面尺寸的沟槽中全部清除，但在那些较小平面尺寸的沟槽底部仍然保留有多晶硅。

【技术实现步骤摘要】

本专利技术一般地涉及半导体功率器件。更具体地，本专利技术涉及一种改进的 新型生产过程和器件结构，用来控制多晶硅从沟槽回蚀刻的深度，其中的一 种应用是提供一种屏蔽槽栅，在硅顶面之下屏蔽槽栅具有精确的控制深度， 能够精确地减少栅漏电容。
技术介绍
减少DMOS器件中栅漏电容Cgd的常规技术仍然面临技术上的局限性 和困难，特别是沟槽DMOS器件的结构中具有槽栅，在栅极与漏极之间的大 电容(Cgd)限制了器件的转换速度。这个电容主要由耦合在槽栅底部与漏 极之间的电场产生的。为了降低栅漏电容，在槽栅底部加入了一种改进的屏 蔽栅槽(SGT)结构，使漏极与槽栅屏蔽。SGT结构的设计理念是将沟槽的 底部与源极连接，这样就可以将槽栅与图l所示位于基片底部的漏极屏蔽。 在槽栅底部使用这种SGT结构可以将原来的栅漏电容Cgd值减少一半，这 样，在槽栅底部使用有这种SGT结构的DMOS器件的转换速度和转换效率 就可以得到显著的改进。正如美国专利5,998,833和5,126,807所介绍的那样，在高速转换应用中， 也就是在槽的低端部分或固定到源电压时SGT扮演一个浮栅的作用时，屏蔽 栅槽(SGT) MOSFET是一种有前途的解决方案。不过，存在于过程中的挑 战在于控制浮栅的深度，避免MOSFET出现故障。为了这一原因，在生产过 程中就必须十分谨慎，以便在使用这种结构时能实现对Cgd的改进。 一种从 栅槽底部对多晶硅的定时蚀刻(time-etch)就必须进行精确的控制。图1A 显示了支撑在基片10上的一个DMOS器件，该基片10包括一层具有槽栅 20的外延层15。槽栅20包括一个在沟槽中填有栅绝缘层45的多晶硅栅，在 槽栅20下面，生成有一个隔开的屏蔽栅槽(SGT)结构30。这个屏蔽栅槽 (SGT)结构30包括有多晶硅充填的、与具有绝缘层40的槽栅20隔开的槽底部空间。DMOS器件还进一步包括作为标准DMOS器件的体区和源区50 和60，槽栅底部的深度，即图1A所示的D取决于在生成SGT结构30时槽 顶部部分多晶硅的蚀刻速率。因此，对定时蚀刻必须进行仔细控制，方能控 制D的深度。图1B和图1C显示了在槽栅的下端部分生成SGT的加工步骤。在图1B 中，槽中充填有多晶硅，在图1C中，对多晶硅的蚀刻过程进行了控制，以 便从槽的顶部清除多晶硅，直至指定的深度，例如到达所需的D。不过，由 于槽顶部部分多晶硅蚀刻速度的差异，槽底部深度D不可能得到精确的控制。由—r这并不是终点蚀刻，这一过程本来就很难控制。因此，时间控制蚀刻仅仅只是一种选择而已。然而，蚀刻速率高度依赖于有效面积上槽的尺寸和整 个的负载效应。因此，蚀刻时间都是因产品而异。由于形体尺寸縮小已成为 当今的工艺趋势，对浮栅的蚀刻控制则是进一步的挑战和更加令人厌烦的工作。如上所述，即使是对蚀刻过程进行精确的时间控制，多晶硅栅相对硅基 片顶部表面的深度也不能做到足够精确的控制。除了蚀刻时间的长度之外， 由于在槽栅底部的多晶硅蚀刻速度也取决于均能导致槽栅深度产生差异的几 个参数，栅极深度的差异是难于控制的。可是，栅极底部深度的差异将直接 影响包括栅漏电容在内的器件性能，栅极深度的差异还将进一步影响对器件 通道进行控制的难度。除非采取特殊措施控制多晶硅从槽底部的蚀刻速度， 从而控制槽栅的深度，降低栅漏电容是无法真正实现的。所以，在功率半导体器件设计和生产领域，仍然存在着需要提供一种新 的生产方法和器件结构的要求，使得在生成这种功率器件时上面所讨论到的 问题和局限性能够得到解决。
技术实现思路
本专利技术的一个方面提供了一种新的、改进的、在生成SGT结构时使用多 晶硅回蚀刻显示器以改善回蚀刻深度精度、具有屏蔽栅槽(SGT)结构的半 导体功率器件。提供的多晶硅回蚀刻显示器既可以是数字化回蚀刻显示器， 也可以是模拟显示器，用来提供一个回蚀刻时间范围，控制对槽的回蚀刻深 度。通过在各种尺寸的显示器槽上进行回蚀刻运作，可以得到回蚀刻深度与槽尺寸和蚀刻时间之间的函数型关系或供査表使用的相互关系。通过使用列 举有回蚀刻深度与槽尺寸的函数关系或表格，可以根据槽尺寸精确地查出一 个回蚀刻时间，用来将多晶硅蚀刻到指定的深度。因此，通过开凿多条槽宽连续变异的、充填有多晶硅的数字化沟槽或楔 形槽，本专利技术的一个方面提供了一种回蚀刻显示器。就在实际生产过程开始 之前的试运转中，使用干蚀刻的真实负载效应在这些回蚀刻显示器上进行了 回蚀刻操作。这些显示器被用来监测时刻过程，控制回蚀刻深度，以便精确 地控制清除的多晶硅的深度，实现了干蚀刻深度的精确控制。就在实际生产过程开始之前的试运转中，当使用试运转过程蚀刻多晶硅 时，生成的控制显示器具有不同平面尺寸的沟槽。运用这些回蚀刻控制显示 器作为参照，取得了更加精确的控制回蚀刻。进一步精确地查出控制包括不' 同沟槽尺寸的回蚀刻时间在内的回蚀刻参数可以实现更加严格控制的、可以 预期的回蚀刻深度。在一个优选的实施例中本专利技术简要地介绍了一种用来在其上面生产电子 线路的半导体晶圆，该半导体基片进一步包括一个回蚀刻显示器，该回蚀刻 显示器包括有不同尺寸的沟槽，沟槽中充填有多晶硅，然后这些多晶硅又全 部从一些较大平面沟槽尺寸的沟槽中清除，而在某些较小平面沟槽尺寸的沟 槽底部仍保留有多晶硅。本专利技术还进一步公开了一种处置位于半导体晶圆上的回蚀刻控制显示器 的方法，该方法包括在半导体晶圆上开凿多条不同尺寸沟槽的步骤。该方法 还进一步包括首先向这些沟槽充填多晶硅然后运用回蚀刻过程从某些较大平 面沟槽尺寸的沟槽中清除全部多晶硅、让部分多晶硅保留在某些较小平面沟 槽尺寸的沟槽底部的步骤。毫无疑问，在阅读以下详细介绍的以及在各个附图中所显示的优选实施 例后，本领域的技术人员将更容易理解本专利技术的这些以及其它的目标和优点。附图说明图1A是一个使用有常规屏蔽栅槽(SGT)结构的槽栅的常规沟槽 MOSFET器件的截面图；图1B和图1C是显示通过使用控制多晶硅蚀刻过程清除槽顶部部分多晶 硅在槽底部部分生成STG浮栅的截面图；图2A到图2C是通过显示控制蚀刻显示器的一种布局作为不同尺寸的离散槽来提供精确可控时间的蚀刻过程，将多晶硅清除到一个指定的深度的截面图；图3A到图3C是通过显示控制蚀刻显示器的另一种布局作为不同尺寸的 离散槽来提供精确可控时间的蚀刻过程，将多晶硅清除到一个指定的深度的 截面图；图4A和图4B是通过显示具有连续变异槽宽的楔形槽与精确可控的蚀刻 时间的相互关系，将多晶硅清除到一个指定的深度的顶视图；具体实施方式现在来参看图2A到图2C和图3A到图3C中本专利技术的两组数字化控制 蚀刻显示器的布局。图2A和图3A显示了两排方盒，图2A显示了一排长度 和宽度为2入，4入，8入，16入和32入的盒子，图3A则显示了一排长度和宽度为 n入,(n+l)入,(n+2)入，......，(n+m)入的盒子。在进行控制蚀刻从不同尺寸沟槽中清除多晶硅时，在不同尺寸沟槽中多晶硅蚀刻过程的进展具有不同的蚀刻 速率，沟槽尺寸越大，蚀刻速率越快。因此，正如图2C和图3C所示，由于 蚀刻速率较低，较小尺寸的沟槽中仍保留有多晶硅。这导致在多晶硅回蚀刻 过程中多晶硅首先从最大沟槽中全部清除，接下来从第二最大的沟槽中全部 清除，等等。那本文档来自技高网...

【技术保护点】
一种位于半导体晶圆上的电子器件，其特征在于，所述半导体晶圆进一步包括：一个包括有不同平面尺寸沟槽的回蚀刻显示器，所述沟槽中充填有多晶硅，其中，所述多晶硅已丛某些较大平面尺寸的沟槽中全部清除，而在一些较小平面尺寸的所述沟槽的底部部分中仍然保留有所述多晶硅。

【技术特征摘要】
US 2006-4-29 11/413,2481.一种位于半导体晶圆上的电子器件，其特征在于，所述半导体晶圆进一步包括一个包括有不同平面尺寸沟槽的回蚀刻显示器，所述沟槽中充填有多晶硅，其中，所述多晶硅已丛某些较大平面尺寸的沟槽中全部清除，而在一些较小平面尺寸的所述沟槽的底部部分中仍然保留有所述多晶硅。2. 根据权利要求1所述位于半导体晶圆上的电子器件，其特征在于，所述不 同平面尺寸的沟槽进一步构成一组平面尺寸基本按照一个数学公式按次 序增加的沟槽。3. 根据权利要求1所述位于半导体晶圆上的电子器件，其特征在于，所述不 同平面尺寸的沟槽进一步构成一组沟槽，所述一组沟槽的平面尺寸按照所 述沟槽排列中每下一个沟槽的平面尺寸基本翻番的数学公式按次序增加。4. 根据权利要求1所述位于半导体晶圆上的电子器件，其特征在于，所述不 同平面尺寸的沟槽进一步构成一组沟槽，所述一组沟槽的平面尺寸按照所 述沟槽排列中每下一个沟槽的平面尺寸均基本增加一个固定数量的数学 公式按次序增加。5. 根据权利要求1所述位于半导体晶圆上的电子器件，其特征在于，所述不 同平面尺寸的沟槽进一步构成一组基本呈方形的沟槽，所述一组方形沟槽 的宽度和长度按次序增加。6. 根据权利要求1所述位于半导体晶圆上的电子器件，其特征在于，所述不 同平面尺寸的沟槽进一步构成一组基本呈方形的沟槽，所述一组方形沟槽 的宽度和长度基本按照一个数学公式按次序增加。7. 根据权利要求1所述位于半导体晶圆上的电子器件，其特征在于，所述不 同平面尺寸的沟槽进一步构成一组基本呈方形的沟槽，每个所述沟槽的宽 度和长度基本按照所述沟槽排列中每下一个沟槽的宽度和长度基本翻番 的数学公式按次序增加。8. 根据权利要求1所述位于半导体晶圆上的电子器件，其特征在于，所述不 同平面尺寸的沟槽进一步构成一组基本呈方形的沟槽，每个所述沟槽的宽 度和长度基本按照所述沟槽排列中每下一个沟槽的宽度和长度均基本增加一个固定数量的数学公式按次序增加。9. 根据权利要求1所述位于半导体晶圆上的电子器件，其特征在于，进一步 包括一个含有槽栅的半导体功率器件，所述槽栅具有与所述槽栅绝缘并位 于所述槽栅之下的屏蔽栅槽。10. 根据权利要求1所述位于半导体晶圆上的电子器件，其特征在于，进一步包括一个金属氧化物半导体场效应晶体管器件，所述MOSFET器件包括 一个槽栅，所述槽栅具有与所述槽栅绝缘并位于所述槽栅之下的屏蔽栅11. 根据权利要求1所述位于半导体晶圆上的电子器件，其特征在于，所述多 晶硅进一步包括一个掺杂的多晶硅。12. —种位于半导体晶圆上的电子器件，其特征在于，所述半导体晶圆进一步 包括一个包含有楔形细长沟槽的回蚀刻显示器。所述楔形细长沟槽的宽 度逐渐减小，沟槽中充填有多晶硅，其中，所述多晶硅己从具有较大宽度 的所述沟槽部分中全部清除，但在宽度较小的所述沟槽部分中仍然保留有 所述多晶硅。13. 根据权利要求12所述的电子器件，其特征在于，所述楔形细长沟槽包括 基本为细长三角形的沟槽。14. 根据权利要求12所述的电子器件，其特征在于，所述多晶硅进一步包括 一个掺杂的多晶硅。15. 根据权利要求12所述的电子器件，其特征在于，所述楔形细长沟槽的宽 度按照一个数学公式逐渐减小。16. 根据权利要求12所述位于半导体晶圆上的电子器件，其特征在于，进一 步包括一个含有槽栅的半导体功率器件，所述槽栅具有与所述槽栅绝缘并 位于所述槽栅之下的屏蔽栅槽。17. 根据权利要求12所述位于半导体晶圆上的电子器件，其特征在于，进一 步包括一个金属氧化物半导体场效应晶体管器件，所述MOSFET器件包 括一个槽栅，所述槽栅具有与所述槽栅绝缘并位于所述槽...

【专利技术属性】
技术研发人员：王宇，李铁生，戴嵩山，常虹，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：BM[百慕大]