高耐压晶体管、其制造方法以及使用其的半导体器件技术

一种可防止电涌电压／电流破坏栅极氧化膜的高耐压晶体管，其具备：栅极电极，设置在半导体基板上形成的沟槽中；源极和漏极，在栅极电极的两侧，分别与栅极电极空出规定间隔来形成；电场缓和层，沿沟槽在源极侧的侧壁与沟槽在漏极侧的侧壁形成；以及电场缓和层，形成于栅极电极与源极之间、和栅极电极与漏极之间。

【技术实现步骤摘要】

本专利技术涉及一种高耐压晶体管及其制造方法，更详细地说涉及液晶 驱动器等中具有沟槽构造的高耐压晶体管及其制造方法。
技术介绍
以往，提出有用作高耐压MOS晶体管的半导体器件。该高耐压MOS 晶体管如图17所示，在硅基板71上设置有元件分离用的隔离区域72 和电场緩和层73,经栅极氧化膜74,在电场緩和层73两端部重叠地形 成栅极电极75，在栅极电极75的两侧，与栅极电极75离开一定距离， 设置所谓的偏移构造的源极/漏极区域76。这种构造的高耐压MOS晶体 管中，为了确保高耐压，通常形成栅极长度及电场緩和层73大至某种 程度。与此相比，为了实现高集成化，例如在专利文献l(日本特开平4-251980号公报(平成4年(1992)9月8日公开))中，提出有使用沟槽的高 耐压MOS晶体管。该高耐压MOS晶体管如图18所示，首先在N型半 导体基板50中形成沟槽60，在沟槽60的侧面与底面中形成P型一杂质 扩散层61。接着，如图19所示，进一步挖掘沟槽60的底面，形成沟槽 62。之后，如图20所示，在沟槽62的側面与底面的表层中，例如通过 热氧化法，形成氧化膜63，在包舍沟槽62的半导体基板50上的整个面， 使用CVD法形成多晶硅膜。利用光刻及蚀刻技术，将多晶硅膜构图为 栅极电极64，形成P-LDD用低浓度扩散层65,在栅极电极64的侧壁中 形成边壁(side wall) 66，以通常的制造方法形成P型高浓度杂质扩散 层67，得到图20及图21所示的P型高耐压MOS晶体管。得到的P型高耐压MOS晶体管覆盖沟槽62地形成栅极电极64, 在栅极电极64的侧壁配置边壁66,与边壁66邻接，配置成为源极/漏 极区域的P型高浓度杂质层67，在P型高浓度杂质层67与沟槽62的周 围，利用LOCOS法形成隔离区域68，在栅极电极64与隔离区域68重 叠的区域中，形成用于与金属布线连接的接触区域69。根据该高耐压MOS晶体管，由于用作电场援和层的P型一杂质扩散层61形成于沟槽62的侧面，所以可缩小晶体管的占有面积。但是， 在形成沟槽62之后，由于进一步挖掘形成沟槽62，所以工序变复杂，制造成本变高，使成品率下降。另外，由于必需在栅极电极64的侧壁形成边壁66,在隔离区域68 中形成栅极电极64与金属布线的接触区域69,所以高耐压MOS晶体管 的缩小效果相应地减少。作为解决这些问题的方案，例如日本特开2004-39985号公报(专利 文献2(平成16年2月5日公开))提出有利用沿倾斜方向的离子注入在沟 槽侧壁形成漂移扩散的高耐压MOS晶体管。该高耐压MOS晶体管如图 22所示，在半导体基板40中形成沟槽41，利用沿倾斜方向的离子注入， 在沟槽41的側壁形成漂移扩散42。当该倾斜方向的离子注入时，沟槽 41的底壁变为沟槽41开口部边缘的阴影，无法进行离子注入。之后，如图23所示，在沟槽41的側壁与底面中形成栅极氧化膜43， 在沟槽41中埋入栅极电极44，利用离子注入，形成高浓度杂质扩散层 45、层间绝缘膜46及漏极/源极/栅极电极布线47，得到如图23所示的 高耐压MOS晶体管。图23所示的高耐压MOS晶体管的制造方法简化，并且高集成化， 但由于栅极电极44与高浓度杂质扩散层45邻接，所以受到栅极电极44 产生的电场的影响，高耐压MOS晶体管的耐压下降，难以高耐压化。进而，如图22所示，为了在沟槽41的侧壁沿倾斜方向离子注入形 成漂移扩散层42，利用用于形成漂移扩散层42的离子注入的注入角e 使栅极长度(沟槽41的宽度)a与漂移扩散层42的长度b相关(b-a/tane)。 因此，若确定沟槽41的深度，则栅极长度(沟槽41的宽度)唯一确定。 因此，当设计晶体管特性差异影响大的电路(例如液晶驱动器的输出电路) 时，不能增大栅极长度，减小制造工序的加工精度差异的影响，在这种 电路中，不能使用上迷缩小化的高耐压晶体管。进而，在现有的液晶驱动器等的半导体器件中，在若将晶体管直接 连接于输出/电源端子上则向输出/电源端子施加电涌电压时，电涌电压 到达栅极附近，产生栅极氧化膜破坏等故障。因此，作为ESD保护电路， 必须对每个输出/电源端子设置保护电阻、保护二极管等，使电涌电压不 影响内部电路。近年来，使用高耐压晶体管的液晶驱动器为了减少部件个数、降低 液晶面板的制造成本，输出端子数急剧增加，必须对每个输出端子设置占相当面积的ESD保护电路，因此，不能忽视占据芯片的ESD保护电 路的面积。
技术实现思路
本专利技术的目的在于解决上述问题，提供一种可防止电涌电压/电流破 坏栅极氧化膜的高耐压晶体管、使用该高耐压晶体管的半导体器件及高 耐压晶体管的制造方法。为了解决上述问题，本专利技术的高耐压晶体管的特征在于，具备栅 极电极，设置在第l传导类型半导体基板上形成的第1沟槽中；源极和 漏极，在所述栅极电极的两侧，分别与所述栅极电极空出规定间隔来形 成；第1电场緩和层，沿所述沟槽在所述源极侧的侧壁与所述沟槽在所 述漏极侧的侧壁形成；以及第2电场緩和层，包围所述源极和漏极，并 形成于所述栅极电极与所述源极之间、和所述栅极电极与所述漏极之 间，漏极/源极扩散层的耐压比晶体管的耐压低l-3V。若耐压差为1V以下，则当向晶体管施加来自外部的电涌电压时， 在电涌电流开始从源极漏极扩散流向基板之前，电涌电压到达栅极，破 坏晶体管。若耐压差为3V以上，则电涌电流从源极漏极扩散流向基板， 电涌电压不到达栅极，但为了提高晶体管耐压，晶体管的尺寸变大。为了解决上述问题，本专利技术的高耐压晶体管的制造方法是制造本发 明的高耐压晶体管的方法，其特征在于在半导体基板上形成所述第1 沟槽，埋入CVD氧化膜，形成以期望的宽度从所述第1沟槽的侧壁开 口到外侧的第1光致抗蚀剂，将所述第1光致抗蚀剂作为掩模，注入第 2传导类型的第1离子，沿所述第1沟槽的侧壁，形成第1电场緩和层。为了解决上述问题，本专利技术的半导体器件的特征在于，具备本发 明的高耐压晶体管；以及连接于所述高耐压晶体管上的输出端子。为了解决上述问题，本专利技术的高耐压晶体管的特征在于形成第1 传导类型的半导体基板，其中，比第1位置深的第2位置处的基板杂质 浓度比所述第1位置处的基板杂质浓度低，比所述第2位置深的第3位 置处的基板杂质浓度比所述第2位置处的基板杂质浓度高，在所述半导 体基板上形成在所述第2位置具有底面的沟槽，埋入CVD氧化膜，沿 所述沟槽两侧的侧壁注入第2传导类型的第1离子，形成第1电场緩和层，从所述沟槽中去除所述CVD氧化膜，在所述沟槽中埋入栅极电极，形成以期望的宽度覆盖所述栅极电极的绝缘膜，以所述绝缘膜作为掩 模，注入第2传导类型的第2离子，在所述绝缘膜的两侧形成源极和漏 极，注入第2传导类型的第3离子，在所述栅极电极与所述源极之间、 所述源极的下部、所述栅极电极与所述漏极之间、所述漏极的下部，形 成第2电场緩和层。利用该特征，形成第l传导类型半导体基板，其中，比第l位置深 的第2位置处的基板杂质浓度比所述第l位置处的基板杂质浓度低，比 所述第2位置深的第3位置处的基板杂质浓度比所述第2位置处的基板 杂质浓度高，沿所述沟槽两側的侧壁注入第2传导类型的第1离子，形 成第1电场緩和层，注入第2传导类型的第3离子，在所述栅极电极与本文档来自技高网...

【技术保护点】
一种高耐压晶体管，其中，具备：栅极电极，设置在第１传导类型的半导体基板上形成的第１沟槽中；源极和漏极，在所述栅极电极的两侧，分别与所述栅极电极空出规定间隔来形成；第１电场缓和层，沿所述沟槽在所述源极侧的侧壁与所述沟槽在所述漏极侧的侧壁形成；以及第２电场缓和层，包围所述源极和漏极，并形成于所述栅极电极与所述源极之间、和所述栅极电极与所述漏极之间，漏极／源极扩散层的耐压比晶体管的耐压低１－３Ｖ。

【技术特征摘要】
JP 2006-9-26 2006-2615621.一种高耐压晶体管，其中，具备栅极电极，设置在第1传导类型的半导体基板上形成的第1沟槽中；源极和漏极，在所述栅极电极的两侧，分别与所述栅极电极空出规定间隔来形成；第1电场缓和层，沿所述沟槽在所述源极侧的侧壁与所述沟槽在所述漏极侧的侧壁形成；以及第2电场缓和层，包围所述源极和漏极，并形成于所述栅极电极与所述源极之间、和所述栅极电极与所述漏极之间，漏极/源极扩散层的耐压比晶体管的耐压低1-3V。2. 根据权利要求1所述的高耐压晶体管，其中， 所述半导体基板表面的基板杂质浓度比所述第1电场緩和层的基板杂质浓度高。3. 根据权利要求1所述的高耐压晶体管，其中， 所述沟槽底面的基板杂质浓度比所述第1电场缓和层的基板杂质浓度低。4. 根据权利要求1所述的高耐压晶体管，其中， 度高。5. —种权利要求1所述的高耐压晶体管的制造方法，其中， 在半导体基板上形成所迷第1沟槽，埋入CVD氧化膜， 形成以期望的宽度从所迷第1沟槽的側壁开口到外侧的第1光致抗蚀剂，将所述第1光致抗蚀剂作为掩模，注入第2传导类型的第1离子， 沿所述第1沟槽的侧壁，形成第1电场緩和层。6. 根据权利要求5所述的高耐压晶体管的制造方法，其中， 去除...

【专利技术属性】
技术研发人员：林敬司，
申请(专利权)人：夏普株式会社，
类型：发明
国别省市：JP[日本]