具有低电感和低噪声的引线结合的半导体器件制造技术

一种半导体器件具有半导体芯片，该半导体芯片具有外围和被组织在核心部分和外围部分的集成电路。该集成电路有从外围部分到核心部分的互连的金属轨迹（５１０）的上层；轨迹被具有外围窗口以露出结合焊盘的绝缘外涂层（５２０）覆盖。该电路在绝缘外涂层之上还有至少一层金属线（５１１）；所述线从芯片外围引导到芯片核心，其中每根线基本与绝缘外涂层下面的轨迹中的一个轨迹平行，并且与之垂直地对齐。在将芯片装配到有片段（５０４）的引线框架上之后，结合引线（５０２）将结合焊盘（５１０ａ）和金属线（５１１ａ）与片段连接起来。

【技术实现步骤摘要】
【国外来华专利技术】具有低电感和低噪声的引线结合的半导体器件专利
0001本专利技术一般涉及半导体器件和工艺领域；且更具体地，涉及高 性能引线结合的半导体器件。
技术介绍
0002高性能半导体器件通常基于金属回流元件比如焊球，使用倒装 芯片工艺装配。倒装芯片组装为电源和地提供短的、低电感、低电阻的 通路，导致更低的电噪声水平。进一步地，倒装芯片组装可以在芯片上 几乎任何地方提供高性能的电源连接和连地。尤其重要的是具有将低噪 声的电源和地传送到集成电路的逻辑功能和存储功能集中的芯片中央的 能力。0003另一方面，因为金属丝的较高电阻和较高电感，引线结合器件 在理论上也不能实现得这么好。因为金属丝通常只附连在芯片外围的周 围，所以用于核心工艺的电源和地必须使用在晶片制造过程中形成的薄 且窄的铝或铜镀金属，由总线从芯片的外围传送到核心。这些总线加入 了相当大的电阻和电感，引起以电源和接地噪声的形式表示的更大电压 降。0004虽然现有的倒装芯片组装器件提供良好的电源和地通路，但是 它们一般比引线结合器件更昂贵。产品经理要求倒装芯片组装产品的较 高性能，但他们也要求引线结合器件的较低成本。
技术实现思路
0005本专利技术解决了对于结合了引线结合组装的低成本优点和优良技 术特性优点的半导体器件的需求，诸如传送到最需要它们的地方即芯片 的中央的电感和噪声最小-高速的先决条件。0006依照本专利技术的原理，所描述的实施方式提供平面导体对结构，一个用于接地， 一个用于电源，它们彼此临近。在示例的实施例中，一 个或更多个厚的铜导体位于电源总线上面，有钝化层提供电隔离。钝化 层在常规半导体晶片制造完成后被施加。0007本专利技术的一种实施方式是包括半导体芯片的半导体器件，所述 半导体芯片具有外围和被组织在核心部分和外围部分的集成电路。所述 集成电路具有从外围部分到核心部分互连的镀金属轨迹的顶层；轨迹由具有外围窗口以露出结合焊盘的绝缘外涂层覆盖。电路在绝缘外涂层之上还有至少一层金属线；所述线从芯片外围引导至芯片核心，其中每根 线基本与绝缘外涂层下面的轨迹中的一个轨迹平行，并且与之垂直地对 齐。在将芯片组装到有接触点的支座上面之后，结合引线(bond wire) 将结合焊盘和金属线与接触点连接起来。0008各对线和轨迹大致在它们的整体长度上是平行的，并垂直地对齐；每对可操作用于从芯片的外围部分向核心部分传送电流。因为在各 个线和轨迹之间的绝缘外涂层的厚度只有0.1pm到1.0Mm，所以在相应的线和轨迹之间的有效电感(因而和噪声)被消除。电流的示例包括电源和地、信号和地。0009在附加的绝缘层用于隔离多于一层金属线的实施方式中，它们 的厚度也优选在0.1pm到l.(^m的范围内。在常规的前端晶片工艺完成之 后生产这些绝缘层和相应的金属线。0010通过从器件的边缘结合到器件衬底或引线框架的接触点，可能 提供最短的多个引线结合，这可以使电感额外地降低。另外，可以在装 置中使用多个引线结合以利用电源到地线的耦连。0011本专利技术的技术优点是它的简单性和低成本，这样它可以容易地 被采纳到任何集成电路中。0012本专利技术的另一个技术特征是它的普遍应用性，尤其用于高速集 成电路。0013当与附图和附加权利要求中阐明的新颖性特征一起考虑时，通 过下面对本专利技术的优选实施例的描述，由本专利技术的某些实施例表示的技 术优点将更为明显。附图说明0014图l描述了安装在引线框架芯片结合焊盘上的集成电路芯片的示 意性俯视图，有一些结合焊盘引线被结合到引线框架片段。0015图2是本专利技术的一种实施方式的示意性透视图。0016图3是本专利技术的另一种实施方式的示意性透视图。0017图4显示了基于本专利技术有多个电源连接和接地的芯片外围的一部 分的示意性透视图。0018图5说明了用引线结合组装在引线框架的芯片的一部分，所述芯 片显示了依据本专利技术的特征。具体实施方式0019图1的示意性俯视图说明了安装在金属引线框架的芯片焊盘102 上的典型的现代半导体集成电路芯片101。芯片101具有外围101a并由两 个电路部分组成103是核心部分，其包括大多数的逻辑、开关和存储器 电路，而104是外围部分，其主要由缓冲器和输入/输出电路组成。芯片IOI 还具有多个结合焊盘(bond pad) 105，它们一般沿芯片外围对齐以简化 自动化的引线结合工艺。在图1中，显示的结合焊盘105用以将电源和地 以及信号提供给核心芯片部分103。显示的另外多个结合焊盘120提供缓 冲芯片部分。0020图1还显示了多个引线框架片段106;引线结合107用作结合焊 盘105和引线框架片段106之间的互连。在图1中，只显示了几个引线 结合，它们全部连接到那些结合焊盘105a，这些结合焊盘105a用作到核 心芯片部分103的电源和地的电源接线端。因为金属丝107 —般是直径 大约为2(Him到25pm的金丝，所以如果不将它们保持较短，则引入相当 大的电阻和电感。0021为了简单起见，从结合焊盘105到核心芯片部分103的金属电源 总线110以直线表示；在实际的芯片布局中，它们可能遵循多种图案和轮 廓。如示意l表示的，电源总线的长度可以较大地变化，由核心电路部分中实际需要电源的位置决定。因为电源总线iio—般由在晶片制造过程中形成的薄且窄的铝或铜镀金属制成，所以显然它们增加了相当大的 电阻和电感，产生以电源和接地噪声的形式表示的相当大的电压降。0022图2示意性地说明了本专利技术的一种实施方式。通常制成硅或硅锗 的半导体芯片201具有粗略地集合到核心部分和外围部分的集成电路(IC)。芯片201的IC还具有至少一层互连的镀金属；在多数电路中可能 需要若干垂直互连的金属层。优选的金属包括厚度范围从大约0.5pm到 l.Opm的铝或铜或者其合金。图2只显示了上层金属层202，其被制成互连 轨迹的图案。图2明确地显示了互连轨迹202a，其从外围芯片部分延伸到 核心芯片部分。0023IC和互连的镀金属的上层202被绝缘外涂层203覆盖。优选地， 外涂层203由大约O. 1 pm到1.0,厚度范围的氮化硅、氮氧化硅或者碳化硅 制成。在一些器件中，外涂层203使用聚酰亚胺或者绝缘体层的堆叠。图 2显示了外涂层203中的窗口204，其露出适于作为结合焊盘的镀金属202 的区域202b。作为上层镀金属202的一部分，结合焊盘202b优选地由铝或 铜或其合金组成。0024露出的结合焊盘由插塞金属(plug metal) 205覆盖。依赖于结合 焊盘202b的金属，插塞金属205可以包括铜、镍、钴、铬、钼、钛、钨及 其合金。金属层206的焊盘206c为插塞金属205的顶部，金属层206优选为 厚度范围从lpm到5nm的铜。如果没有插塞205，那么金属层206的焊盘 206c可能覆盖围绕窗口204的外涂层的斜坡并直接接触结合焊盘金属 202b。因为金属丝球， 一般是金的，必须被附连到焊盘206c，所以焊盘 206c的最外面的表面必须是可焊接的；因此，它优选地由金或者钯的薄 层组成。0025在绝缘外涂层203之上的金属层206被制成线206a的图案，以便 优选地在轨迹202a的整个长度上，它们基本与绝缘外涂层203下面的一个 轨迹202a平行地延伸，并与轨迹202a垂直地对本文档来自技高网...

【技术保护点】
一种半导体器件，其包括：具有集成电路的半导体芯片，该集成电路具有外围部分和核心部分；所述集成电路具有从所述外围部分到所述核心部分的互连的镀金属轨迹的上层；所述轨迹被具有外围窗口以露出结合焊盘的绝缘外涂层覆盖；和在所述 绝缘外涂层之上的至少一层金属线；所述线从所述芯片的外围部分引导到所述芯片的核心部分；所述线中的至少部分基本与所述轨迹平行，并与所述轨迹垂直对齐。

【技术特征摘要】
【国外来华专利技术】US 2005-4-29 11/117,8781.一种半导体器件，其包括具有集成电路的半导体芯片，该集成电路具有外围部分和核心部分；所述集成电路具有从所述外围部分到所述核心部分的互连的镀金属轨迹的上层；所述轨迹被具有外围窗口以露出结合焊盘的绝缘外涂层覆盖；和在所述绝缘外涂层之上的至少一层金属线；所述线从所述芯片的外围部分引导到所述芯片的核心部分；所述线中的至少部分基本与所述轨迹平行，并与所述轨迹垂直对齐。2. 根据权利要求1所述的器件，进一步包括具有用于安置所述芯片的位...

【专利技术属性】
技术研发人员：HR特斯特，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：US[美国]