一种包括象素区的薄膜晶体管基片，其中栅极线排列在用基片夹着半导体图形和栅绝缘体的绝缘基片上，设置半导体图形和栅极线的形状使得薄膜晶体管基片安装在金属基座上时由下列等式得到的ｋ的值小于第一设定值：ｋ＝（Ｌ／Ｃｅ）×（Ｃａ／（Ｃａ＋Ｃｂ））×Ｓ，其中，Ｃａ表示在各半导体层图形和金属基座之间的电容，Ｃｂ表示在各半导体层图形和栅极线之间的电容，Ｃｅ表示在各栅极线和金属基座之间的电容，Ｌ表示各栅极线的长度，及Ｓ表示其中一条栅极线每单位长度充电的基片表面面积。
【技术实现步骤摘要】
本专利技术涉及通过在绝缘基片上形成薄膜晶体管(TFT)获得的薄膜晶体管基片， 通过结合薄膜基片和诸如液晶材料和EL材料之类的显示材料形成的显示器件，及 用于设计薄膜晶体管基片和显示器件的CAD。本专利技术还涉及用于防止由静电引起的 引线断路的用于薄膜晶体管基片的转移方法。(2)
技术介绍
图1示出液晶显示器件的结构和用于显示器件的薄膜晶体管基片的示意电路 图。在象素区域l中，象素(显示点)2排列成矩阵。在每个象素2中设有象素电极 3、储能电容器4和象素晶体管5。象素电极3和反向电极6(实践中，在整个象素 区域1中设置了大电极)当中夹着液晶7。各象素晶体管(薄膜晶体管)5与栅极线(扫描线8)和图象信号线9相连，且各 储能电容器4与公共电容线10相连。栅极线8与栅极线驱动电路11相连，图象信 号线9与信号线驱动电路12相连，且公共电容线与电容线驱动电路13相连(例如 见日本专利公开号2000-187248)。包括系统电路和偏振器和背光的其它各种元件可被迸一步加至并结合到图1 所示的结构中，以构成液晶显示器件。在此结构中，在绝缘基片上形成象素电极3、 储能电容器4、象素晶体管5、栅极线(扫描线8)、图象信号线9和公共电容线10， 以配置成晶体管基片。对于将多晶硅(Si)用于薄膜晶体管的薄膜晶体管基片，可以在同一绝缘基片 上形成栅极线驱动电路11、信号线驱动电路12和电容线驱动电路13。图2A和2B为图1所示的液晶显示器件半成器的示意图并示出在薄膜晶体管基片的象素区形成的四个象素。图2A为其平面示意图而图2B为沿图2A的线oc—p 的截面示意图。如图2A所示，各栅极线8与多个半导体层图形20相交。所形成的共同电容 线10与栅极线8相平行。由虚线绘制的四边形代表形成图象信号线9的位置。如图2B所示，在绝缘基片21上形成内层涂层薄膜22且在内层涂层薄膜22 上形成半导体图形20和栅绝缘体23。然后在栅绝缘体23上形成栅极线8并在栅 极线8上形成中间层绝缘体24。这种如图1和2所示的各显示器件(液晶显示器)，其中各显示象素都具有一 个薄膜晶体管，它需要大量的象素来显示大量的数据。在个人计算机的RGB色是由 三个象素制成的(即， 一个象素形成一个颜色)的典型显示屏(例如1024*768象素) 的情况下，将要形成几百万的象素。随着每年对显示质量的要求的提高，对具有尽 可能少的由象素故障引起的点缺陷的显示器件的需求在增加。然而，在生产中，很 难制造没有点缺陷而有好的产量的显示器件。因此，提供尽可能少的点缺陷的显示 器件及用于该显示器件的制造方法非常重要。点缺陷的重要原因之一是在形成薄膜晶体管基片时所产生的静电。具体来说， 在形成栅极线8与形成在顶栅型薄膜晶体管基片上形成信号线期间，容易在各半导 体层图形20和各栅极线8之间生成高电压，并且在该时间段也容易产生静电放电。 在这些过程中在形成栅极8之后沉积和的洗选过程以及转移(基片的移动)有特定 问题。图3A和3B分别为示出用于在形成栅极线后的中间层绝缘体的沉积过程及在 转移基片时产生的静电放电的示意图。图3A示出等离子体CVD腔室25中的状态， 在该室中在合并了内层涂层薄膜和栅绝缘体的基片上形成半导体层图形(多晶 硅)20和栅极线8，且通过等离子体CVD将绝缘体(例如氧化硅或氮化硅)附在栅 极线8上作为中间层绝缘体24。在此情况下，整个基片充电。因为基片及其表面(中 间层绝缘体)是由绝缘材料制成的，完全消除静电很困难。图3B是基片转移期间静电放电的示意图。在从图3A所示的状态转移基片21 期间， 一旦半导体层图形20到达基片转移机器人的手臂40的基片支撑部上方的位 置时，常常会在半导体层图形20中产生静电放电(用符号示出)。本专利技术的目的是提供能抑制由静电放电引起的点缺陷并提高产量的薄膜晶体管基片。(3)
技术实现思路
本专利技术的第一方面是用于在绝缘基片上排列有象素区和驱动电路区的薄膜晶 体管基片的转移方法，所述象素区分别是由包括薄膜晶体管的象素配置，且所述驱 动电路区安装了用于驱动薄膜晶体管的驱动电路，其中设置在转移部件中的基片支 撑部在设在薄膜晶体管基片底侧和象素区外侧的支撑点处都支撑薄膜晶体管的同 时转移薄膜晶体管。(4) 附图说明图1为示出液晶显示器件的结构和用于显示器件的薄膜晶体管的电路示意图； 图2A和2B为图l所示的液晶显示器件的示意图，图2A为其平面示意图而图2B为沿图2A的线oc—(3的截面示意图；图3A为示出在形成栅极线后中间层绝缘体的沉积过程图而图3B为转移基片时静电放电的示意图；图4为对本专利技术第一实施例的薄膜晶体管进行说明的示意图；图5为说明栅极线和金属基座之间的电容Ce'的近似值的图；图6A和6B为在它们的水平轴上示出k'的值并在它们的垂直轴上示出由静电放电引起的故障率，图6A示出当n = l时的故障率而图6B示出当n = 2时的故障率； 图7为示出本专利技术的第二实施例的CAD系统的结构功能方框图； 图8为示出本专利技术的第二实施例中的报警过程的流程图； 图9A为示出在CVD腔室内充电的薄膜晶体管基片的图象的图而9B为图9A所示的基片的平面图；图10A为示出在CVD腔室中的基片的充电状态的图，而10B为示出在转移基 片时基片的充电状态的图；图11为示出在安装了 9个薄膜晶体管基片的转移板上转移时基片支撑垫和象 素区的位置关系图；及图12为示出在安装了 8个薄膜晶体管基片的转移板上转移时基片支撑垫和象 素区之间的位置关系图。(5)具体实施方式以下参照附图对本专利技术的实施例进行描述，但本专利技术不局限于这些实施例。 在以下的附图说明中，采用相同或相似的标号用于指定相同或相似的部分。 第一实施例图4为用于说明本专利技术第一实施例的薄膜晶体管基片的示意图。与图2A相似， 这是半成品薄膜晶体管基片的平面示意图。该薄膜晶体管基片的主要部分的结构与 图2A和2B中所示的主要结构几乎相同。然而，在第一实施例中，各半导体层图形30的面积小于各传统半导体层图形20的面积(在图2A中)；各电极线图形31的面积大于各传统栅极线图形8的面积(在图2A中)；且增 加各栅极线图形31和各半导体层图形30之间的重叠面积。其余的结构与传统范例基本相同，因此省略对其的说明。在第一实施例中， 薄膜晶体管属于使用由受激准分子激光器通过熔体结晶制作的多晶硅半导体层图 形30的顶栅型。栅极线(扫描线)31由钼合金制成，而图象信号线9由铝(A1)薄膜 和难熔金属薄膜组成的多层薄膜制成。栅绝缘体是采用等离子体CVD制成的氧化硅 薄膜(薄膜厚度为150nm)，中间层绝缘体由同样由等离子体CVD制成的氮化硅薄膜 和氧化硅薄膜(厚度分别为350nm和450nm)组成的多层薄膜制成。栅线驱动电路11、 信号线驱动电路12和电容器驱动电路13也是在绝缘基片(康宁的玻璃基片#1737: 730咖X920nra，厚度0. 7mm)上形成的。将由最怕发生静电放电的半导体层图形和半导体图形向金属基座的面突出图 形所形成的平行板电容器Ca'设置成2. 44X 10—5pF。将仅由半导体层图形和栅极线 之间的重叠区域所形成的平行板电容器Cb'设置成1.82Xl(T2pF。将由栅极线和 金属基座之间所形成的平行板电容器Ce'设置为本文档来自技高网...
【技术保护点】
一种用于在绝缘基片上排列有象素区和驱动电路区的薄膜晶体管基片的转移方法，所述象素区分别由包括薄膜晶体管的象素配置，且所述驱动电路区安装用于驱动薄膜晶体管的驱动电路，其中，设置在转移部件中的基片支撑部，在设在薄膜晶体管基片底侧和象素区外侧的支撑点处支撑着薄膜晶体管的同时转移薄膜晶体管。
【技术特征摘要】
JP 2004-3-30 2004-100291;JP 2005-2-8 2005-0320531.一种用于在绝缘基片上排列有象素区和驱动电路区的薄膜晶体管基片的转移方法，所述象素区分别由包括薄膜晶体管的象素配置，且所述驱动电路...
【专利技术属性】
技术研发人员：川村哲也，稲田克彦，
申请(专利权)人：东芝松下显示技术有限公司，
类型：发明
国别省市：JP[日本]
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