集成电路制造技术

本发明专利技术提供一种集成电路，包括第一核心电路以及第二核心电路。第一核心电路包括第一金属氧化物半导体元件，其中第一金属氧化物半导体元件的第一栅极介电质具有第一厚度。第二核心电路包括第二金属氧化物半导体元件，其中第二金属氧化物半导体元件的第二栅极介电质具有小于第一厚度的第二厚度。第一电源供应线具有第一电源供应电压，并耦接至第一核心电路以及第二核心电路。本发明专利技术使得具有不同栅极介电质厚度的核心电路可共用一个共同电源供应电压，从而节省费用；并可在同一芯片上实现高性能和低耗电；而且不管核心电路的数量，只需要一个电源供应电压。

【技术实现步骤摘要】

本专利技术涉及半导体元件，特别涉及形成具有三栅极氧化层(triple gate oxide)的集成电路。
技术介绍
金属氧化物半导体(metal oxide semiconductor, MOS)元件的栅极氧化 物的厚度对于金属氧化物半导体元件的性能是不可或缺的。对栅极氧化层而 言，需要较薄的栅极氧化层以提供较高速的元件。现今技术所需的栅极氧化 层的厚度大约为50埃(angstrom)或是更小。然而，对超薄二氧化硅(silicon dioxide)栅极而言，当厚度减少时漏电流(leakage current)将大量增加，其 将导致待命(standby)模式下会有高待命电流以及高待命耗电存在，因此使 得这些具有耗电元件的产品在商业上不被接受。因此，减少待命耗电以及改 善性能通常是互相抵触的要求。在高阶产品中，需要在同一芯片内形成具有多栅极氧化层厚度的元件。 例如，输入/输出连结电路、具有高性能的电路以及具有低耗电的电路需要制 造在同一芯片内，其中上述电路各具有其栅极氧化层厚度。因此，各自的芯 片被称为三栅极氧化层芯片。使用三栅极氧化层可满足低待命耗电以及高性 能的要求。例如，低耗电电路可具有厚栅极氧化层，因此具有低待命电流以 及低漏电流。另一方面，高性能电路具有较薄栅极氧化层，因此具有较高的 速度。然而，为了达到想要的结果，三栅极氧化层芯片需要三个电源来提供三 种电源供应电压。特别地，当高性能电路以及低待命耗电电路都包含静态随 机存取存储器(static random access memory, SRAM)且共同使用一个共同 电源供应电压时，将会产生问题。假如高性能电路的想要的电源供应电压(其 供应电压传统上较低)被使用在高性能电路以及低待命耗电电路时，由于不 适当的读出和/或写入容限(margin)，低待命耗电电路内的SRAM单元可能无法正确地工作。然而，假如增加电源供应电压使得低待命耗电电路可正确 地工作，则高性能电路的耗电也将跟着增加。因此，需要不同的解决方法。
技术实现思路
根据本专利技术一实施例， 一种集成电路包括第一核心电路以及第二核心电 路。上述第一核心电路包括第一金属氧化物半导体元件，其中上述第一金属 氧化物半导体元件的第一栅极介电质具有第一厚度。上述第二核心电路包括 第二金属氧化物半导体元件，其中上述第二金属氧化物半导体元件的第二栅 极介电质具有小于上述第一厚度的第二厚度。第一电源供应线具有第一电源 供应电压，耦接至上述第一核心电路以及上述第二核心电路。上述集成电路还可包括电压产生器，用以产生大于或是小于上述第一电 源供应电压的多个产生电压，其中上述第一金属氧化物半导体元件位于静态 随机存取存储器阵列内，且上述产生电压应用在上述静态随机存取存储器阵 列的静态随机存取存储器单元内。上述集成电路还可包括耦接至上述电压产生器的多个控制信号线，其中 上述控制信号线的信号是由上述静态随机存取存储器阵列的操作状态决定 的。上述集成电路中，上述电压产生器可包括多个输出端，分别耦接至上述静态随机存取存储器阵列的多个vcc电压线之一，且其中上述多个vcc电 压线的第一vcc电压线以及第二 vcc电压线耦接至不同的上述输出端。上述集成电路中，上述电压产生器可包括多个输出端，分别耦接至上述 静态随机存取存储器阵列的多个位线之一，且其中上述多个位线的第一位线 以及第二位线耦接至不同的上述输出端。上述集成电路中，上述第一核心电路可包括多个第一静态随机存取存储 器单元，且上述第二核心电路包括多个第二静态随机存取存储器单元，其中 上述第一静态随机存取存储器单元以及第二静态随机存取存储器单元内的金 属氧化物半导体元件具有不同的尺寸。上述集成电路还可包括输入/输出电路，包括第三金属氧化物半导体元件，其中上述第三金属氧化物半导体元件的第三栅极介电质具有大于上述第一厚度的第三厚度；以及第二电源供应线，耦接至上述输入/输出电路，其中上述第二电源供应线具有高于上述第一电源供应电压的第二电源供应电压。根据本专利技术另一实施例， 一种集成电路包括输入/输出电路，其包括第一 金属氧化物半导体元件，其中上述第一金属氧化物半导体元件的第一栅极介 电质具有第一栅极介电质厚度。第一电源供应线耦接至上述输入/输出电路， 其中上述第一 电源供应线具有第一 电源供应电压。第二电源供应线电性绝缘 于上述第一 电源供应线，其中上述第二电源供应线具有第二电源供应电压。 第一核心电路包括第二金属氧化物半导体元件，具有小于上述第一栅极介电 质厚度的第二栅极介电质厚度，其中上述第一核心电路包括电压产生器， 耦接至上述第二电源供应线，并输出不同于上述第二电源供应电压的多个产 生电压至多个输出端；以及第一静态随机存取存储器阵列，具有多个第一 VCC电压线，各自耦接至上述电压产生器的上述多个输出端之一。上述核心 电路还包括第二核心电路，包括第三金属氧化物半导体元件，具有小于上述 第二栅极介电质厚度的第三栅极介电质厚度，其中上述第二核心电路包括第二静态随机存取存储器阵列，具有多个第二 vcc电压线耦接至上述第二电源供应线。上述集成电路中，上述电压产生器还可包括线选择器，用以多路传输上 述产生电压至所选择的线，且上述所选择的线是在列的方向。上述集成电路中，上述第一静态随机存取存储器阵列的静态随机存取存 储器单元可选自实质上包含读出优先的静态随机存取存储器阵列单元以及写 入优先的静态随机存取存储器阵列单元的群组中，且其中上述第二静态随机 存取存储器阵列的静态随机存取存储器单元具有平衡的读出容限以及写入容 限。根据本专利技术又一实施例， 一种集成电路包括输入/输出电路，其包括第一 金属氧化物半导体元件，其中上述第一金属氧化物半导体元件的第一栅极介 电质具有第一厚度，以及第一电源供应线具有第一电源供应电压，耦接至上 述输入/输出电路。第二电源供应线具有低于上述第一电源供应电压的第二电源供应电压。上述集成电路还包括第一核心电路，其包括电压产生器，耦 接至上述第二电源供应线，并输出不同于上述第二电源供应电压的多个产生 电压至多个输出端；以及第一静态随机存取存储器阵列，具有多个第一线，各自耦接至上述电压产生器的上述多个输出端之一。上述集成电路还包括第二核心电路，其包括第二静态随机存取存储器阵列，具有多个第二 VCC电 压线耦接至上述第二电源供应线，其中上述第一静态随机存取存储器阵列的 多个第一静态随机存取存储器单元以及上述第二静态随机存取存储器阵列的 多个第二静态随机存取存储器单元具有不同的尺寸。上述集成电路中，上述第一静态随机存取存储器单元以及上述第一静态随机存取存储器单元可具有不同的a比例或是卩比例。上述集成电路中，上述第一核心电路还可包括第一逻辑电路，以及上述 第二核心电路还包括第二逻辑电路，其中上述第一逻辑电路以及上述第二逻 辑电路均耦接至上述第二电源供应线。上述集成电路中，上述第一静态随机存取存储器阵列可包括多个位线节 点，各自耦接至上述电压产生器的上述多个输出端之一。上述集成电路中，上述第一静态随机存取存储器单元可具有不平衡的读 出容限以及写入容限，且上述第二静态随机存取存储器单元具有平衡的读出 容限以及写入容限，而上述第一静态随机存取存储器阵列内的金属氧化物半 导体元本文档来自技高网...

【技术保护点】
一种集成电路，包括：第一核心电路，包括第一金属氧化物半导体元件，其中上述第一金属氧化物半导体元件的第一栅极介电质具有第一厚度；第二核心电路，包括第二金属氧化物半导体元件，其中上述第二金属氧化物半导体元件的第二栅极介电质具有小于上述第一厚度的第二厚度；以及第一电源供应线，耦接至上述第一核心电路以及上述第二核心电路，其中上述第一电源供应线具有第一电源供应电压。

【技术特征摘要】
US 2007-3-7 11/715,1481. 一种集成电路，包括第一核心电路，包括第一金属氧化物半导体元件，其中上述第一金属氧化物半导体元件的第一栅极介电质具有第一厚度；第二核心电路，包括第二金属氧化物半导体元件，其中上述第二金属氧化物半导体元件的第二栅极介电质具有小于上述第一厚度的第二厚度；以及第一电源供应线，耦接至上述第一核心电路以及上述第二核心电路，其中上述第一电源供应线具有第一电源供应电压。2. 如权利要求1所述的集成电路，还包括电压产生器，用以产生大于或 是小于上述第一电源供应电压的多个产生电压，其中上述第一金属氧化物半 导体元件位于静态随机存取存储器阵列内，且上述产生电压应用在上述静态 随机存取存储器阵列的静态随机存取存储器单元内。3. 如权利要求2所述的集成电路，还包括耦接至上述电压产生器的多个 控制信号线，其中上述控制信号线的信号是由上述静态随机存取存储器阵列 的操作状态决定的。4. 如权利要求2所述的集成电路，其中上述电压产生器包括多个输出端， 分别耦接至上述静态随机存取存储器阵列的多个VCC电压线之一，且其中 上述多个VCC电压线的第一 VCC电压线以及第二 VCC电压线耦接至不同 的上述输出端。5. 如权利要求2所述的集成电路，其中上述电压产生器包括多个输出端， 分别耦接至上述静态随机存取存储器阵列的多个位线之一，且其中上述多个 位线的第一位线以及第二位线耦接至不同的上述输出端。6. 如权利要求1所述的集成电路，其中上述第一核心电路包括多个第一 静态随机存取存储器单元，且上述第二核心电路包括多个第二静态随机存取 存储器单元，其中上述第一静态随机存取存储器单元以及第二静态随机存取 存储器单元内的金属氧化物半导体元件具有不同的尺寸。7. 如权利要求1所述的集成电路，其中上述集成电路还包括 输入/输出电路，包括第三金属氧化物半导体元件，其中上述第三金属氧化物半导体元件的第三栅极介电质具有大于上述第一厚度的第三厚度；以及第二电源供应线，耦接至上述输入/输出电路，其中上述第二电源供应线 具有高于上述第一电源供应电压的第二电源供应电压。8. —种集成电路，包括输入/输出电路，包括第一金属氧化物半导体元件，其中上述第一金属氧 化物半导体元件的第一栅极介电质具有第一栅极介电质厚度；第一电源供应线，耦接至上述输入/输出电路，其中上述第一电源供应线 具有第一电源供应电压；第二电源供应线，电性绝缘于上述第一电源供应线，其中上述第二电源供应线具有第二电源供应电压；第一核心电路，包括第二金属氧化物半导体元件，具有小于上述第一栅 极介电质厚度的第二栅极介电质厚度，其中上述第一核心电路包括电压产生器，耦接至上述第二电源供应线，并输出不同于上述第二 电源供应电压的多个产...

【专利技术属性】
技术研发人员：廖忠志，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]