制造具有不同金属栅极的半导体器件的方法技术

描述了一种在单衬底上形成具有不同金属栅极的结构的方法。薄的半导体层（２６）被形成在栅极电介质（２４）上并且被形成图案于第一区域（１６）而不是第二区域（１８）中。然后，金属（３０）被淀积并被形成图案于第二区域而不是第一区域中。然后，执行全硅化物栅极工艺从而产生在第一区域中的全硅化物栅极结构和在包括淀积金属（３０）上全硅化物栅极结构的第二区域中的栅极结构。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及制造具有两种不同栅极材料的半导体器件的方法， 以及采用此方法制成的半导体器件。
技术介绍
当前，金属氧化物半导体场效应晶体管(M0SFET)类型器件中 使用的栅极大多是多晶硅(poly)。然而，未来MOSFET可能要求使 用金属栅电极来消除多晶硅栅极耗尽效应，这对于薄栅极氧化物尤其 地普遍。然而，由于金属的逸出功不易与n型或p型硅的逸出功匹配， 使用金属栅电极很难获得低的阈值电压。该问题对于CMOS电路尤其 严重，对于nMOSFET器件和pM0SFET器件，CMOS电路需要具有不同 逸出功的栅极。一种获得CMOS金属栅极的可行方法是对两种不同的栅极使用不 同的金属。然而，这要求一种金属在第二种金属淀积前形成图案。这 种形成图案能严重地影响在第二种金属淀积位置的栅极电介质的质 量，从而损坏了器件的质量。通常，去除电介质并且在第一种金属存在的地方重新形成电介 质是不合需要的，尤其当在超净炉内执行时。一种可选的办法是使用全硅化物(FUSI)栅极，对于电介质质 量来说，全硅化物栅极具有用于丽OS和PM0S的金属栅极都形成于单 淀积的多晶硅层的优点。遗憾的是，对于PM0S和画0S来说，这种 FUSI栅极不满足所有的逸出功和材料要求。US-2004/0132271描述了 一种形成一个多晶硅和 一个硅化物的 栅极对的方法。在此工艺中，形成多晶硅层，在PM0S和蘭0S区域中 的一个区域上涂敷掩模，然后在PM0S和画0S区域中的另一个保持暴露的区域上淀积金属，然后与多晶硅发生反应从而形成硅化物。然后， 去除掩模，在整个表面上涂敷多晶硅层并形成结果图案，从而在硅化 工序期间受掩模保护的区域上形成多晶硅栅极以及在硅化区域中形 成硅化物栅极。在US-2004/0099916中描述了另一个方法。在此方法中，在栅 极电介质上形成多晶硅层。然后在整个表面上形成金属层，然后形成 金属层图案，以便金属层只出现在PM0S和NM0S晶体管区域的一个区 域上。在形成栅极图案前，在一个区域上形成硅化物。这些工艺中没有一个形成了两种金属栅极，这是因为在两种工 艺中一个栅极是多晶硅。注意硅化物栅极将被称为金属性的。术 语金属将被用来表示金属、金属合金或掺杂金属层；这种层当然 既是金属性的也是金属。US-6846734介绍了一种可选工艺，该工艺提供了两种不同的金 属硅化物栅极，该专利为具有不同阈值电压的PM0S和NM0S晶体管形 成了全硅化栅极。遗憾的是，该工艺非常复杂，并且两个栅极都是金 属硅化物，即，该工艺不能用来形成简单的如淀积的金属栅极。因此，需要一种用于制造金属性的栅极对的改进工艺。
技术实现思路
根据本专利技术，提供了一种制造半导体器件的方法，该方法包括下列步骤在半导体主体的第一主要表面上淀积栅极电介质；在半导体主体的第一区域的栅极电介质上形成淀积的半导体盖，使栅极电介质暴露在第二区域中；在第二区域的暴露栅极电介质和第一区域的半导体盖上淀积金属层；蚀刻掉第一区域的金属层； 在第一和第二区域上淀积至少一前驱层；形成至少一前驱层和金属层图案从而形成在第一区域中的第一 栅极图案和在第二区域中的第二栅极图案；以及执行栅极图案中的前驱层的反应，在第一区域中直接在栅极电 介质上形成反应的第一金属栅极层的第一栅极，以及在第二区域中形 成包括栅极电介质上的金属层上的反应的金属栅极层的第二栅极。该方法提供了一种金属栅极对。本专利技术提供一种晶体管，其中， 邻近栅极电介质的栅极层，对于一个栅极是反应层(诸如硅化物)， 而对于另一个栅极是淀积的金属层。因此，淀积金属厚度和材料的任 何合适选择对于淀积金属层都是可行的，这允许了制造方法的巨大灵 活性。淀积半导体盖后，通过淀积金属层，第一区域的电介质在金属 淀积期间被保护起来，以形成与第二区域的电介质接触的金属。这大 大降低了采用现有技术的电介质质量的困难。一种方法是釆用湿法蚀刻从第一区域蚀刻掉淀积的半导体盖。 这比用于蚀刻金属的蚀刻技术更能大大减小对电介质的损坏。可选地，如果产生的损坏不大，则可以使用干法腐蚀。可选地，在选择性地去除部分淀积半导体盖后，可以重新形成 电介质。在这种情况下，由于金属还没有被淀积，不会出现在金属存 在的情况下执行电介质生长时可能出现的污染问题。采用本专利技术，形成栅极图案后，仅仅执行了形成全硅化物层的 反应。这允许使用传统的形成栅极图案工艺。这种传统的形成栅极图 案工艺采用多晶硅栅极并且能获得非常好的小于10mn栅极尺寸的栅 极结构，采用其它工艺通常不能获得这种栅极结构。因此，实际上， 直到形成栅极图案后，形成全硅化物层是一大优势。在优选的实施例中，淀积的半导体盖是多晶硅。淀积的半导体 盖的厚度可以在5nra至60mn的范围内。所述的至少一个前驱层可以包括多晶硅前驱层物和该多晶硅层 上的牺牲层。反应工艺优选地可以是作为硅化工艺而为人所知的自对准硅化 物工艺。在一个实施例中，在形成至少一个前驱层和金属层案后， 所述方法包括用以形成第一和第二栅极图案的步骤-在栅极图案的侧壁上形成隔离区； 在衬底上形成金属层；以及在第一区域和第二区域中，使金属层与半导体主体发生反应以 形成源极触点和漏极触点。在这个实施例中，在形成源极触点和漏极触点后，该方法还包括淀积平坦化层；蚀刻该平坦化层和牺牲层以形成暴露的多晶硅前驱物的平面表 面；以及在该平面表面上淀积金属层；其中，执行前驱层反应的步骤包括使金属层与多晶硅前驱物发 生反应以形成全硅化物栅极。在可选实施例中，在形成至少一个前驱层和金属层图案以形成 第一和第二栅极图案之后，该方法可以包括步骤在该栅极图案的侧壁上形成隔离区；对第一主要表面注入以在栅极图案的每侧上形成源极区域和漏 极区域；以及去除牺牲层；在这个实施例中，在去除牺牲盖后，本方法可以还包括 在衬底上形成金属层；以及在第一区域和第二区域中，使金属层与半导体主体发生反应以 形成栅极触点，其中，使金属层反应的步骤还使金属层与多晶硅前驱 物反应以形成全硅化栅极，以实现执行前驱层反应的步骤。因此，单硅化物反应实现了源极触点和漏极触点的形成以及全 硅化物栅极的形成。这降低了工艺步骤的数量，尤其避免了需要化学 机械抛光的步骤。另一方面，本专利技术涉及一种半导体器件，该器件包括半导体主体；第一区域和第二区域；至少一个在第一区域中的的晶体管和至少一个在第二区域中的晶体管，第一区域和第二区域的晶体管具有类似的栅极电介质和类似的源极和漏极注入；其中，第一区域的晶体管具有全硅化物栅极；以及 至少一个第二区域的晶体管具有全硅化栅极结构形式的栅极，该全硅化栅极结构与金属层上的第一结构的全硅化栅极在形式上类似。该金属层可以是如上所述的可以自由选择的厚度和材料的淀积金属层。例如，第二区域的晶体管中的栅极结构的金属层可以是TiN、 TaN、 Ti、 Co、 W或Ni。附图说明为了更好地理解本专利技术，现在参照附图，仅仅以示例的方式描述实施例，其中图1到6示出了根据本专利技术的第一实施例的方法的步骤；图7到IO详细图示了图l到6的方法中的子步骤；图11到14详细图示了根据本专利技术的第二实施例的方法中的子步骤。在不同的图中，给予相同或类似的部分相同的参照号。具体实施方式参照图1到6，根据本专利技术的方法的第一实施例采用n+型衬底 10。然后本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括以下步骤：在半导体主体（１０、１２、１４）的第一主要表面上淀积栅极电介质（２４）；在所述半导体主体的第一区域（１６）中的所述栅极电介质（２４）上形成淀积半导体盖（２６），使栅极电介质（２４）暴露在第二区域（１８）中；在所述第二区域（１８）中暴露的栅极电介质（２４）上和在所述第一区域（１６）中的所述半导体盖（２６）上淀积金属层（３０）；蚀刻掉所述第一区域（１６）中的金属层（３０）；在所述第一区域（１６）和第二区域（１８）上淀积至少一前驱层（４０）；形成所述至少一前驱层（４０）和所述金属层（３０）图案以在所述第一区域中形成第一栅极图案和在所述第二区域中形成第二栅极图案；以及对所述栅极图案中的所述前驱层（４０）执行反应，从而在所述第一区域，直接在所述栅极电介质（２４）上形成反应所得的第一金属栅极层（６６）的第一栅极，以及在所述第二区域，形成包括所述栅极电介质（２４）上的所述金属层（３０）上的反应所得的金属栅极层（６６）的第二栅极。

【技术特征摘要】
【国外来华专利技术】EP 2005-9-15 05108495.21.一种制造半导体器件的方法，包括以下步骤在半导体主体(10、12、14)的第一主要表面上淀积栅极电介质(24)；在所述半导体主体的第一区域(16)中的所述栅极电介质(24)上形成淀积半导体盖(26)，使栅极电介质(24)暴露在第二区域(18)中；在所述第二区域(18)中暴露的栅极电介质(24)上和在所述第一区域(16)中的所述半导体盖(26)上淀积金属层(30)；蚀刻掉所述第一区域(16)中的金属层(30)；在所述第一区域(16)和第二区域(18)上淀积至少一前驱层(40)；形成所述至少一前驱层(40)和所述金属层(30)图案以在所述第一区域中形成第一栅极图案和在所述第二区域中形成第二栅极图案；以及对所述栅极图案中的所述前驱层(40)执行反应，从而在所述第一区域，直接在所述栅极电介质(24)上形成反应所得的第一金属栅极层(66)的第一栅极，以及在所述第二区域，形成包括所述栅极电介质(24)上的所述金属层(30)上的反应所得的金属栅极层(66)的第二栅极。2. 根据权利要求l的方法，其中，所述淀积半导体盖(26)是 多晶硅。3. 根据权利要求1或2的方法，其中，所述淀积半导体盖(26) 的厚度范围是5nm到20nm。4. 根据权利要求1到3中的任何一个的方法，其中，所述反应 完全地使所述半导体盖(26)发生反应。5. 根据权利要求1到4中的任何一个的方法，其中，所述至少—个前驱层(40)包括一层多晶硅前驱物(70)和在该层多晶硅前驱 物(70)上的牺牲层(72)。6. 根据权利要求5的方法，在形成所述至少一个多晶硅前驱层 (40)图案和所述金属层(30)图案从而形成第一栅极图案和第二栅极图案后，所述方法包括以下步骤在所述栅极图案的侧壁上形成隔离区(64);在所述第一区域U6)和第二区域(18)上形成金属层(74)，以及使所述金属层(74)与所述第一区域中和所述第二区域中的所 述半导体主体发生反应以形成栅极触点(80， 82...

【专利技术属性】
技术研发人员：罗伯特JP兰德，马克范达尔，雅各布C胡克，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[]