多芯片堆叠结构及其制法制造技术

一种多芯片堆叠结构及其制法，提供一具芯片座及多导脚的导线架，以于该芯片座的两表面上分别接置第一及第二芯片，于焊线作业时将该导线架置于一设有凹穴的加热块上，以使该导脚架撑于该加热块上并使该第二芯片容置于该凹穴中，接着进行第一打线作业，使该第一芯片通过第一焊线而电性连接至该导脚，同时对应连接有该第一焊线的导脚一侧设有凸块，再将该导线架反置以通过该凸块架撑于该加热块上，并使该第一芯片及第一焊线容置于该加热块的该凹穴中，之后进行第二打线作业，使该第二芯片通过第二焊线而电性连接至该导脚。从而通过该凸块将该导脚撑起一段高度，避免加热块触碰至焊线，且不须更换加热块。

【技术实现步骤摘要】

本专利技术涉及一种多芯片堆叠结构及其制法，尤指一种导线架式的 多芯片堆叠结构及制法。
技术介绍
随着电子产业的蓬勃发展，电子产品亦逐渐迈入多功能、高性能的研发方向，以满足半导体封装件高集成度(Integration)及微型化 (Miniaturization)的封装需求，且为求提升单一半导体封装件的性能 与容量，以符电子产品小型化、大容量与高速化的趋势，现有上多半 是将半导体封装件以多芯片模块化(Multi Chip Module; MCM)的形 式呈现，此种封装件亦可縮减整体封装件体积并提升电性功能，成为 一种封装的主流，其是在单一封装件的芯片承载件上接置至少两半导 体芯片(semiconductor chip)，且每 一 芯片与芯片承载件(chip carrier)间主要是以垂直堆叠(stack)方式接置。请参阅图1A至1D，为美国专利第5， 545， 922号所揭示的导线架式 多芯片堆叠结构的制法示意图，其提供一具有一芯片座101及多个围 绕该芯片座101周围的导脚102的导线架lO，于置晶作业(Die bonding) 将该芯片座101的第一表面上接置第一芯片11 (图1A所示)；接着将该 接置有第一芯片11的导线架10反转而置于一具有凹穴130的支撑块 13上，以使该导线架10的导脚102架撑于该支撑块13上并使该第一 芯片11容置于该凹穴130中，从而于该芯片座101第二表面上接置第 二芯片12(如图1B所示)；接着于焊线作业(Wire binding),将该接置 有第一及第二芯片11， 12的导线架10利用压板(window clamp) 14压制 其导脚102而固定于具第一凹穴150的第一加热块15上，该第一凹穴 150用以容置第二芯片12，以进行第一打线作业而使第一焊线161由 该第一芯片11接着于导脚102上形成缝接焊点(stitch bond),其中 于该第一打线作业时为使该第一焊线161有效接着于该导脚102上，该第一焊线161于该导脚102上的接着处(即缝接焊点处)必须架撑于该第一加热块15上，且须通过该第一支撑块15提供足够热量，以供 该第一焊线161焊着于该导脚102上(如图1C所示)；其后，再将该导 线架10反置，以将该导线架10另一表面的导脚102架撑于第二加热 块17上，并进行第二打线作业，以利用第二焊线162电性连接该第二 芯片12及导脚102，其中，该第二加热块17设有第二凹穴170可供容 置先前完成打线作业的第一芯片11及第一焊线161，同样地，为使该 第二焊线162有效接着于该导脚102上，该第二焊线162于该导脚102 上的接着处(即缝接焊点处)必须架撑于该第二加热块17上，同时亦须 通过该第二加热块17提供打线所需热量，但是因先前第一焊线161已 接置于导脚102 —表面，因此该第二焊线162与第一焊线161的缝接 焊点即必须采错位方式(off-set)接置于该导脚102上(如图ID所示)。亦即于前述的多芯片堆叠结构制造方法中，需使用二种加热块且 需改变焊线打设位置，不仅增加制造时间，同时亦造成制造费用的提 高，再者由于第二焊线必须配合第二加热块的设置位置而大幅向外偏 移，如此将造成焊线的增长，不仅易使电性功能衰减，也将使整体结 构尺寸变大，不符轻薄短小发展趋势，更甚者，造成第一芯片及第二 芯片间电性功能差异而无法匹配。因此，如何开发出一种可有效在导线架上堆叠并电性耦合多个半 导体芯片的多芯片堆叠结构及制法，同时避免现有导线架多芯片堆叠 结构中需使用二种加热块，所造成制造时间及费用增加，以及第二焊 线的设置位置须大幅向外偏移所导致的电性功能衰减、整体结构尺寸 变大、及第一芯片及第二芯片的电性功能差异而无法匹配等问题，为 此一研发领域所需迫切解决的技术问题。
技术实现思路
鉴于前述现有技术的缺失，本专利技术的主要目的在于提供一种多芯 片堆叠结构及制法，可有效在导线架上堆叠并电性耦合多个半导体芯 片。本专利技术的又一目的在于提供一种多芯片堆叠结构及制法，以避免 现有导线架多芯片堆叠结构中需使用二种加热块且需改变设置位置，所造成制造时间及费用增加等问题。本专利技术的另一目的在于提供一种多芯片堆叠结构及制法，以避免 现有导线架多芯片堆叠结构中第二焊线的设置位置须大幅向外偏移所 导致的电性功能衰减、整体结构尺寸变大、及第一芯片及第二芯片的 电性不匹配等问题。为达前述及其它目的，本专利技术的多芯片堆叠结构的制法主要包括: 提供设有芯片座及多个导脚的导线架，以于该芯片座的两表面上分别 接置有第一芯片及第二芯片；于焊线作业时将该导线架置于一设有凹 穴的加热块上，以使该导脚架撑于该加热块上并使该第二芯片容置于 该加热块的该凹穴中；进行第一打线作业，以使该第一芯片通过第一 焊线而电性连接至该导脚，同时对应连接有该第一焯线的导脚一侧设 置至少一凸块(Stlid);将该导线架反置以通过该凸块架撑于该加热块 上，并使该第一芯片及第一焊线容置于该加热块的该凹穴中；以及进 行第二打线作业，以使该第二芯片通过第二焊线而电性连接至该导脚。该导脚的内端设有一可供焊线接着的焊接区域(bonding area)， 该凸块的高度即须高于该导脚焊接区域间的焊线高度，以供该导线架 通过该凸块而架撑于该加热块上时，得以避免该焊线碰触该加热块。 该凸块可利用打线机(Wire bonder)的焊嘴将焊线(金线)熔成球状而 形成一或多个金凸块(Au stud)于该导脚上邻接该第一焊线的接置点， 或直接形成于该第一焊线的接置点上，亦或堆叠多个凸块。本专利技术的多芯片堆叠结构的制法另一较佳实施例主要包括提供 一具芯片座及多导脚的导线架，以于该芯片座一表面上接置第一芯片， 且进行第一打线作业，以使该第一芯片通过第一焊线而电性连接至该 导脚，同时对应连接有该第一焊线的导脚一侧设有至少一凸块；将该 导线架反置以通过该凸块架撑于一设有凹穴的加热块上，并使该第一 芯片及第一焊线容置于该加热块的该凹穴中；于该芯片座另一表面上 接置第二芯片，且进行第二打线作业，以使该第二芯片通过第二焊线 而电性连接至该导脚。通过前述的制法，本专利技术还揭示一种多芯片堆叠结构，包括一 导线架，该导线架具有一芯片座及多个导脚，且该导脚的内端设有焊 接区域；多个芯片，其分别接置于该芯片座相对的二表面上；焊线，其用以电性连接该些芯片至该导脚的焊接区域；以及至少一凸块，其 形成于该导脚的表面上，且该凸块的高度大于该导脚焊接区域间的焊 线高度。亦即本专利技术的多芯片堆叠结构及制法，是在导线架的导脚上额外 设有至少一凸块，以使该导线架通过该凸块架撑于用以支撑导脚且供 打设焊线所需加热来源的加热块上，从而利用该凸块将该导脚撑起一 段高度，以避免加热块触碰至焊线，且不须改变该加热块设置位置， 更毋须使用第二加热块，以节省制造时间及成本；再者，该加热块所提供的热量仍得通过该凸块而向导脚传递，进而使第二焊线连接至该 导脚的位置可相对于第一焊线连接至该导脚的位置而位于近乎同一垂 直线上，而毋须移位，以有效控制整体结构尺寸，同时使该第一焊线 及第二焊线约具有相同的线长，以避免分别接置于该导线架芯片座不 同表面的二芯片电性功能衰减及电性不匹配等问题。附图说明图1A至1D为美国专利第5， 本文档来自技高网...

【技术保护点】
一种多芯片堆叠结构的制法，包括：提供一具芯片座及多个导脚的导线架，以于该芯片座的两表面上分别接置有第一芯片及第二芯片；将该导线架置于一设有凹穴的加热块上，以使其导脚架撑于该加热块上并使该第二芯片容置于该凹穴中；进行第一打线作业，以使该第一芯片通过第一焊线而电性连接至该导脚，同时对应连接有该第一焊线的导脚一侧设置至少一凸块；　将该导线架反置以通过该凸块架撑于该加热块上，并使该第一芯片及第一焊线容置于该加热块的该凹穴中；以及进行第二打线作业，以使该第二芯片通过第二焊线而电性连接至该导脚。

【技术特征摘要】
1. 一种多芯片堆叠结构的制法，包括提供一具芯片座及多个导脚的导线架，以于该芯片座的两表面上分别接置有第一芯片及第二芯片；将该导线架置于一设有凹穴的加热块上，以使其导脚架撑于该加热块上并使该第二芯片容置于该凹穴中；进行第一打线作业，以使该第一芯片通过第一焊线而电性连接至该导脚，同时对应连接有该第一焊线的导脚一侧设置至少一凸块；将该导线架反置以通过该凸块架撑于该加热块上，并使该第一芯片及第一焊线容置于该加热块的该凹穴中；以及进行第二打线作业，以使该第二芯片通过第二焊线而电性连接至该导脚。2. 根据权利要求1所述的多芯片堆叠结构的制法，其中，该导脚 内端设有焊接区域，以供接着第一焊线、第二焊线及凸块。3. 根据权利要求2所述的多芯片堆叠结构的制法，其中，该凸块 的高度大于该导脚焊接区域间的第一焊线高度。4. 根据权利要求1所述的多芯片堆叠结构的制法，其中，该第一 与第二焊线接置于导脚上的接置点约位于同一垂直线上。5. 根据权利要求1所述的多芯片堆叠结构的制法，其中，该凸块 利用打线机的焊嘴将金线熔成球状而形成至少一金凸块于该导脚上邻 接该缝接焊点或直接接置于该缝接焊点上。6. 根据权利要求1所述的多芯片堆叠结构的制法，其中，该凸块 选择为单一或多个而设于该悍线缝接焊点的顶缘、对称两侧、同一侧 或交错两侧。7. 根据权利要求1所述的多芯片堆叠结构的制法，其中，该凸块 具有多个且相互堆叠。8. 根据权利要求1所述的多芯片堆叠结构的制法，其中，该第一 及第二焊线具有相同的线长。9. 一种多芯片堆叠结构的制法，包括提供一具芯片座及多个导脚的导线架，以于该芯片座一表面上接 置第一芯片，且进行第一打线作业，以使该第一芯片通过第一焊线而 电性连接至该导脚，同时对应连接有该第一焊线的导脚一侧设置至少 一凸块；将该导线架反置以通过该凸块架撑于一设有凹穴的加热块上，并使该第一芯片及第一焊线容置于该加热块的该凹穴中；以及于该芯片座另一表面上接置第二芯片，且进行第二打线作业，以 使该第二芯片通过第二焊线而电性连接至该导脚。10. 根据权利要求9所述的多芯片堆叠结构的制法，其中，该导 脚内端设有...

【专利技术属性】
技术研发人员：黄荣彬，张锦煌，黄建屏，刘正仁，萧承旭，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：71[中国|台湾]