本发明专利技术涉及一种电子装置、电子封装件及其封装基板，该电子封装件的封装基板具有一接地垫以及一电源垫，且该电源垫环绕该接地垫的至少三个方位，以增加该电源垫于该封装基板上的占用面积，避免接置于该封装基板上的电子元件发生碎裂的问题，且能有效降低电压降。且能有效降低电压降。且能有效降低电压降。
【技术实现步骤摘要】
电子装置、电子封装件及其封装基板
[0001]本专利技术有关一种电子装置，尤指一种能改善电压降的电子装置、电子封装件及其封装基板。
技术介绍
[0002]目前应用于数字货币(如比特币)的芯片封装件的制程是采用反转接点栅格阵列(Flip Chip Land Grid Array，简称FCLGA)封装制程。该FCLGA封装制程所采用的芯片需符合低电压(如0.3V至0.5V)及高耗电流(如20A至50A)特性的规格，故该FCLGA封装制程所接置的电源系统的电压降(IR drop)会影响芯片效能，如IR drop越大，芯片效能越低。
[0003]如图1及图1A所示，现有FCLGA半导体封装件1于一封装基板10的置晶面10b经由多个导电凸块110覆晶配置一半导体芯片11，再以封装层12包覆该半导体芯片11，且该封装基板10的下表面10a布设信号垫100、接地垫101及电源垫102，以接置于一电路板(图略)上，使电源系统经由该电路板将电源从该电源垫102输送至该半导体芯片11。
[0004]然而，该半导体芯片11朝向该下表面10a的垂直投影区域B对应位于该接地垫101与该电源垫102中，如图1及图1A所示，使该半导体芯片11的布设位置同时横跨该接地垫101及电源垫102，故该封装基板10于封装制程的热处理期间(thermal cycle)往往因热胀冷缩的现象而造成变形，致使其发生翘曲(warpage)，甚而产生该半导体芯片11碎裂(crack)问题。
[0005]此外，虽然业界改变接地垫101
’
及电源垫102
’
于下表面10a的占用面积，如图1B所示的封装基板10
’
，即增大该接地垫101
’
于下表面10a的占用面积，且缩小该电源垫102
’
于下表面10a的占用面积，使该半导体芯片11朝向该下表面10a的垂直投影区域B对应位于该接地垫101
’
中，而未位于该电源垫102
’
中，以避免该半导体芯片11因该封装基板10
’
翘曲而发生碎裂的问题，但缩小该电源垫102
’
于下表面10a的占用面积，将导致该电源垫102
’
提供至该半导体芯片11的电流量大幅缩减，因而大幅增加电压降(IR drop)，致使该半导体芯片11的效能不佳。
[0006]因此，如何克服上述现有技术的种种问题，实已成为目前业界亟待克服的难题。
技术实现思路
[0007]鉴于上述现有技术的缺陷，本专利技术提供一种电子装置、电子封装件及其封装基板，能避免该电子元件发生碎裂的问题。
[0008]本专利技术实施例的第一方面提供一种封装基板，包括：基板本体，其具有相对的第一表面及第二表面；接地垫，其形成于该基板本体的第一表面上；以及电源垫，其形成于该基板本体的第一表面上并环绕该接地垫的至少三个方位。
[0009]前述的封装基板中，该电源垫呈马蹄形或U字形。
[0010]前述的封装基板中，该基板本体的第二表面定义有置晶区。例如，该置晶区朝向该第一表面的垂直投影区域对应位于该接地垫中，而未位于该电源垫中。进一步，该电源垫环
绕该垂直投影区域。
[0011]前述的封装基板中，该基板本体于该第一表面及/或第二表面上形成有至少一电性接触垫。
[0012]本专利技术实施例的第二方面提供一种电子封装件，包括：如前述第一方面所述的封装基板；以及电子元件，其设于该封装基板的第二表面上并电性连接该接地垫与电源垫。
[0013]前述的电子封装件中，该电子元件朝向该第一表面的垂直投影区域对应位于该接地垫中，而未位于该电源垫中。例如，该电源垫环绕该垂直投影区域。
[0014]前述的电子封装件中，该电性接触垫电性连接该电子元件。
[0015]本专利技术实施例的第三方面提供一种电子装置，包括：多个前述第一方面所述的封装基板；第一导线，其电性连接各该封装基板的接地垫；以及第二导线，其电性连接各该封装基板的电源垫。
[0016]前述的电子装置中，还包括电子元件，其设于该封装基板的第二表面上并电性连接该接地垫与电源垫。例如，该电子元件朝向该第一表面的垂直投影区域对应位于该接地垫中，而未位于该电源垫中。进一步，该电源垫环绕该垂直投影区域。
[0017]前述的电子装置中，该基板本体于该第一表面及/或第二表面上形成有至少一电性接触垫，且该电性接触垫电性连接该电子元件。
[0018]由上可知，本专利技术的电子装置、电子封装件及其封装基板，主要经由该电源垫环绕该接地垫的至少三个方位，以增加该电源垫于该基板本体上的占用面积，故相比于现有技术，本专利技术不仅能避免该电子元件发生碎裂的问题，且能有效降低电压降。
附图说明
[0019]图1为现有半导体封装件的剖视示意图。
[0020]图1A为图1的立体示意图。
[0021]图1B为现有封装基板的平面示意图。
[0022]图2A为本专利技术的电子封装件的剖侧示意图。
[0023]图2B为图2A的立体示意图。
[0024]图2C为图2A的平面示意图。
[0025]图3为本专利技术的电子装置的侧视示意图。
[0026]图3
’
为图3的局部平面图。
[0027]附图标记说明
[0028]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体封装件
[0029]10,10
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,2a
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封装基板
[0030]10a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
下表面
[0031]10b
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置晶面
[0032]100
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
信号垫
[0033]101,101
’
,201
ꢀꢀ
接地垫
[0034]102,102
’
,202
ꢀꢀ
电源垫
[0035]11
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体芯片
[0036]110,210
ꢀꢀꢀꢀꢀꢀꢀ
导电凸块
[0037]12,22
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
封装层
[0038]2ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
电子封装件
[0039]20
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
基板本体
[0040]20a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一表面
[0041]20b
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二表面
[0042]200
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第一电性接触垫
[0043]200
’ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第二电性接触垫
[0044]201a
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主垫部
[0045]本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种封装基板，其特征在于，包括：基板本体，其具有相对的第一表面及第二表面；接地垫，其形成于该基板本体的第一表面上；以及电源垫，其形成于该基板本体的第一表面上并环绕该接地垫的至少三个方位。2.如权利要求1所述的封装基板，其特征在于，该电源垫呈马蹄形或U字形。3.如权利要求1所述的封装基板，其特征在于，该基板本体的第二表面定义有置晶区。4.如权利要求3所述的封装基板，其特征在于，该置晶区朝向该第一表面的垂直投影区域对应位于该接地垫中，而未位于该电源垫中。5.如权利要求4所述的封装基板，其特征在于，该电源垫环绕该垂直投影区域。6.如权利要求1所述的封装基板，其特征在于，该基板本体于该第一表面及/或第二表面上形成有至少一电性接触垫。7.一种电子封装件，其特征在于，包括：如权利要求1所述的封装基板；以及电子元件，其设于该封装基板的第二表面上并电性连接该接地垫与电源垫。8.如权利要求7所述的电子封装件，其特征在于，该电子元件朝向该第一表面的垂直投影区域对应位于该接地垫中，而未位于该电源垫中。9.如权利要求8所述的电子封装件，其特征在于，该电源垫环绕该垂直投影区域。10.如权利要求7所述的电子封装件，其特征在于，该基板本体于该第一表面及/或第二表面上形成有至少一电性接触垫，且该电性接触垫电性连接该电子元件。...
【专利技术属性】
技术研发人员：林河全，简秀芳，施智元，林宗利，
申请(专利权)人：矽品精密工业股份有限公司，
类型：发明
国别省市：
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