半导体结构及其形成方法技术

本发明专利技术涉及一种半导体结构及其形成方法。半导体结构包括第一线路层和位于所述第一线路层上方的第二线路层，所述第二线路层包括第一导电线路和覆盖在所述第一导电线路上的第一介电层。其中，所述第一导电线路延伸至所述第一介电层内并且所述第一导电线路的顶面位于所述第一介电层的顶面下方。于所述第一介电层的顶面下方。于所述第一介电层的顶面下方。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术涉及半导体
，更具体地，涉及一种半导体结构及其形成方法。

技术介绍

[0002]基板(例如扇出基板FOSub)设计主要是要减少扇出层和基板的层数。在一种情况下，会例如因为串行器解串器(SerDes)等的电性需求，在扇出重布线层(RDL)设计时，需要厚度较厚的RDL。具体的是需要RDL的较厚金属层(metal layer)，这是因为薄金属层会造成讯号损耗。若是不增加金属层的厚度，则可以需要增加金属层的宽度，但是这样则会增加RDL的层数。另一方面，目前形成细线路结构的制程都是使用的薄膜光阻，再叠加光阻和电镀的偏差，则细线路厚度只能控制在2
‑
3微米，RDL无法满足设计需求的6
‑
7微米的较厚厚度。若要增加RDL的厚度则必须扩宽细线路的线宽和线距，也就是说，若是使用可以达到厚度的光阻则线路无法满足设计的细线路。

技术实现思路

[0003]针对相关技术中的上述问题，本专利技术提出一种半导体结构及其形成方法。
[0004]根据本专利技术的实施例的一个方面，提供了一种半导体结构，包括：第一线路层；第二线路层，位于第一线路层上方，第二线路层包括第一导电线路和覆盖在第一导电线路上的第一介电层，其中，第一导电线路延伸至第一介电层内并且第一导电线路的顶面位于第一介电层的顶面下方。
[0005]在一些实施例中，第一导电线路的深宽比大于1。
[0006]在一些实施例中，第一导电线路的线宽小于5微米，并且第一导电线路之间的间隔小于5微米。
[0007]在一些实施例中，在从第一线路层到第一介电层的顶面的方向上，第一导电线路的至少在第一介电层内的部分的宽度逐渐缩小。
[0008]在一些实施例中，半导体结构还包括串行器解串器，位于第二线路层上方并与第二线路层电连接。
[0009]在一些实施例中，第二线路层还包括穿过第一介电层的第二导电线路。
[0010]在一些实施例中，第二线路层还包括位于第一介电层下方的第二介电层和内埋于第二介电层的另外有第一导电线路，其中，另外的第一导电线路的顶面位于第二介电层的顶面下方。
[0011]在一些实施例中，第二线路层还包括连接通孔，连接通孔连接在第一导电线路上，并且在从第一线路层到第一介电层的顶面的方向上，连接通孔的宽度逐渐增大。
[0012]根据本专利技术的实施例的另一个方面，还提供了一种形成半导体结构的方法，包括：在载体上提供第一介电层；在第一介电层中形成第一线路沟槽，第一线路沟槽的底面高于第一介电层的底面；在第一线路沟槽内填充导电材料以形成位于第一介电层中的第一线路。
[0013]在一些实施例中，形成第一线路沟槽包括：利用灰阶光掩模在第一介电层中形成第一线路沟槽和第二线路沟槽，第二线路沟槽的深度大于第一线路沟槽的深度。
[0014]在一些实施例中，第二线路沟槽穿过第一介电层。
[0015]在一些实施例中，形成半导体结构的方法还包括：当用导电材料填充第一线路沟槽时，掩盖第二线路沟槽。
[0016]在一些实施例中，形成半导体结构的方法还包括：形成位于线路层上方并与线路层电连接的串行器解串器。
[0017]在一些实施例中，形成半导体结构的方法还包括：将第一介电层附接至基板并去除载体；在第一介电层的与基板相对的表面上形成到达第一线路的连接通孔开孔；在连接通孔开孔内填充导电材料以形成连接通孔。
[0018]在一些实施例中，第一线路的线宽小于5微米，并且第一线路之间的间隔小于5微米。
[0019]在一些实施例中，形成半导体结构的方法还包括：形成位于线路层上方并与线路层电连接的串行器解串器。
[0020]在一些实施例中，形成半导体结构的方法还包括：在第一介电层上方形成第二介电层，在第二介电层中形成另外的第一线路沟槽，另外的第一线路沟槽的底面高于第二介电层的底面；在第二线路沟槽内填充导电材料以形成位于第二介电层中的另外的第一线路。
[0021]在一些实施例中，第一线路沟槽的深宽比大于1。
[0022]在一些实施例中，第一线路的线宽小于5微米，并且第一线路之间的间隔小于5微米。
[0023]在一些实施例中，在从载体到第一介电层的顶面的方向上，第一线路沟槽的宽度逐渐增加。
附图说明
[0024]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
[0025]图1是根据本专利技术实施例的半导体结构的示意图。
[0026]图2A至图2G是根据本专利技术实施例的形成半导体结构的方法的各个阶段的示意图。
具体实施例
[0027]下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本专利技术。当然这些仅仅是实例并不旨在限定本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本专利技术在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
[0028]图1是根据本专利技术实施例的半导体结构的示意图。如图1所示，半导体结构可以包括第一线路层110和位于第一线路层110上方的第二线路层120。其中，第二线路层120包括第一导电线路125和覆盖在第一导电线路125的第一介电层121。第一导电线路125延伸至第一介电层121内并且第一导电线路125的顶面位于第一介电层121的顶面下方。并且，第一导电线路125的顶面与第一介电层121的顶面之间具有一距离。在一些实施例中，第一线路层10可以是基板。在一些实施例中，第二线路层120可以是重布线(RDL)层。
[0029]在一些实施例中，可以利用灰阶光罩在第一介电层121中开设用于容纳第一导电线路125的沟槽，再由金属材料通过例如电镀制程填满沟槽。通过利用灰阶光罩会使得介电层曝光不到底的特性，可制造出内埋于第一介电层121的第一导电线路125，如此一来就可以透过第一介电层121的厚度来增加第二线路层120(例如RDL层)整体的厚度，这样会形成具有较厚厚度且线宽线距满足细线路要求的细线路而不牺牲电特性。提高了制程良率，制程良率可以达到大于99.5％。另一方面，因为内埋第一导电线路125的设计，与现行技术相比可以减少第二线路层120的层数，使得本专利技术的半导体结构厚度更薄。
[0030]在一些实施例中，第一导电线路125的深宽比大于1。第一导电线路125的线宽小于5微米，并且第一导电线路125之间的间隔(即，线距)小于5微米。在一些实施例中，第一导电线路125的线宽小于2微米，并且第一导电线路125之间的间隔小于2微米。也就是说，第一导电线路125的线宽线距可以满足本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：第一线路层；第二线路层，位于所述第一线路层上方，所述第二线路层包括第一导电线路和覆盖在所述第一导电线路的第一介电层，其中，所述第一导电线路延伸至所述第一介电层内并且所述第一导电线路的顶面位于所述第一介电层的顶面下方。2.根据权利要求1所述的半导体结构，其特征在于，在从所述第一线路层到所述第一介电层的顶面的方向上，所述第一导电线路的至少在所述第一介电层内的部分的宽度逐渐缩小。3.根据权利要求1所述的半导体结构，其特征在于，还包括：串行器解串器(SerDes)，位于所述第二线路层上方并与所述第二线路层电连接。4.根据权利要求1所述的半导体结构，其特征在于，所述第二线路层还包括穿过所述第一介电层的第二导电线路。5.根据权利要求1所述的半导体结构，其特征在于，所述第二线路层还包括位于所述第一介电层下方的第二介电层和内埋于所述第二介电层的另外有第一导电线路，其中，所述另外的第一导电线路的顶面位于所述第二介电层的顶面下方。6.根据权利要求1所述的半导体结构，其特征在于，所述第二线路层还包括连接通孔，所述连接通孔连接在所述第一导电线路上，并且在从所述第一线路层到所述第一介电...

【专利技术属性】
技术研发人员：黄文宏，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：