一种用于EEPROM的灵敏放大器及由其构成的读电路制造技术

本实用新型专利技术公开了一种用于ＥＥＰＲＯＭ的灵敏放大器及由其构成的读电路。本实用新型专利技术提供的用于ＥＥＰＲＯＭ的灵敏放大器包括充电控制电路、检测电路和保持整形输出电路；充电控制电路由相同的二个充电控制子电路构成；检测为一个同或门；保持整形输出电路对检测电路的输出进行保持并整形为标准数字电平。由上述的灵敏放大器构成的读电路，包含两个完全对称的第一、第二存储模块，各灵敏放大器的两根位线分别接到第一、第二存储模块的对应位线上。该灵敏放大器电路结构简单，不需要偏置电路，占用面积小，读取速度快，动态功耗低，静态功耗几乎为０；工作电压范围大；由上述的灵敏放大器构成的读电路具有抗器件特性退化，性能稳定的特点。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术属于非易失存储器
，具体涉及一种用于EEPROM 的灵敏放大器及由其构成的读电路，尤其适合于在嵌入式EEPROM中应用。
技术介绍
EEPROM存储器由于既具有RAM可以随时改写存储内容的特点，又 具有ROM在断电情况下长期保持存储内容的特点，因此得到广泛应用。特 别是在目前SoC(System on Chip)广泛应用的情况下，EEPROM作为嵌入式 存储器存储配置信息，来实现系统的在线可配置特性，具有广泛的应用。整个EEPROM由存储阵列(memory array)和外围电路两部分构成，外围 电路由列解码器(column decoder)、行解码(row decoder)、灵敏放大器(sense amplifier)、高压产生(high voltage generator)禾口逻辑控制(control logic)、数据 锁存(data latch)等电路组成。在EEPROM进行读操作时，芯片的主要功耗来源于灵敏放大器，并且 正比于EEPROM的位宽，即灵敏放大器的个数。因此在低功耗的应用中， 需要尽可能的降低灵敏放大器的功耗，从而达到降低整个EEPROM读功耗 的目的。随着目前SoC芯片工作频率的提高，也需要具有高读出速度的嵌入式 EEPROM与其相适应，否则EEPROM将可能成为整个SoC性能的瓶颈。
技术实现思路
本技术的目的在于提供一种用于EEPROM的灵敏放大器，该灵敏 放大器电路结构简单，不需要偏置电路，占用面积小，读取速度快，动态 功耗低，静态功耗几乎为0;工作电压范围大；本技术还提供了由其构 成的读电路，具有抗器件特性退化，性能稳定的特点。本技术提供的用于EEPROM的灵敏放大器，其特征在于它包括 充电控制电路、检测电路和保持整形输出电路；充电控制电路用于控制对位线电容的充电和泻放，它由相同的二个充 电控制子电路构成，二个充电控制子电路受控于充电控制端，并分别对两 根位线进行充放电；检测电路用于检测上述两根位线充电时间的差异，为一个同或门，两 根位线的电压作为同或门的输入;其输出连接到保持整形输出电路中PMOS 管P9的栅极；保持整形输出电路包括PMOS管P9、 PIO， NMOS管N9、 N10和电容 Cl; PMOS管P9的栅极接检测电路的输出端，NMOS管N9的栅极接充电 控制端，其公共漏极接电容C1的上极板；电容C1由NMOS管接成电容形 式构成，上极板为NMOS管的栅极，与PMOS管P9和NMOS管N9的公 共漏极和下级反相器的输入连接，下极板与地连接；PMOS管P10和NMOS 管N10组成反相器结构，其公共栅极作为输入端接电容Cl的上极板，其 公共漏极作为灵敏放大器的输出端。由上述的灵敏放大器构成的读电路，其特征在于它包括K个灵敏放 大器和第一、第二存储模块，其中1《K《64，各灵敏放大器的两根位线分 别接到第一、第二存储模块的对应位线上，第一、第二存储模块的控制栅 电压输入端、其公共源端以及各选择端分别对应连接在一起，其中公共源 端通过受控于充电控制端的NM0S管N11与地连接，第一、第二存储块的 字线各自独立控制。本技术灵敏放大器使用同或门进行电压检测的方式来判断存储管 所存储的信息，与传统灵敏放大器相比不需要偏置电路，可以采用灵活的 充电控制电路和同或门构成核心电路，充电控制电路完成对位线的预充电 过程，由同或门作为检测电路，结构十分简单。充电控制电路在空闲状态4时对大电容节点进行放电，保证每次读出的初始条件一致的同时避免了悬 空节点可能存在的干扰电荷，保证了读出信号的稳定性；由于电压检测电 路采用CMOS门电路的形式进行，因此具备了 CMOS门电路静态功耗极低 的优点；该灵敏放大器的检测电路在充电电路的位线开始预充电时就进行 检测，并且只需要等到位线上的电压上升到同或门的转折电平后，就可以 把检测结果输出到下一级电路，即充电电路和检测电路几乎是同时工作的， 所以实现了快速读出的目标。综上所述,这种新型结构的灵敏放大器利用存 储单元存储信息为1和为0时位线所驱动总电容大小的不同的原理，再通 过左右两条位线对左右两个存储模块充电时间的差异，以及这种差异所导 致灵敏放大器中一个特置晶体管电容上电荷量积累的多少，来决定灵敏放 大器输出高电平或者低电平，从而实现了存储数据的顺利快速读出。由上述的灵敏放大器构成的读电路具有抗器件特性退化，性能稳定的 特点。附图说明图1为本技术灵敏放大器的结构示意图。图2为本技术灵敏放大器的一个实例。图3为半边存储单元组织的结构示意图。图4为由灵敏放大器构成的读电路的结构示意图。具体实施方式以下结合附图和实例对本技术作进一步详细的说明。 如图1所示，本技术提供的灵敏放大器包括充电控制电路1、检测 电路2和保持整形输出电路3 。充电控制电路1用于控制对位线电容的充电和泻放，充电控制电路1 由相同的二个充电控制子电路ll、 12构成，分别对两根位线进行充电。在 空闲状态，充电控制电路对位线上的电荷进行泻放，使位线上的电压保持 初始状态；在工作状态时，受控于控制控制信号对位线的进行充电。充电 控制电路可'以由灵活多样的实现的方式，单级反相器是最简单的结构，也可以为增加驱动能力而使用2n+l (n为不小于0的整数)级逐级加大尺寸 的反相器的级联实现，还可以采用受控的电流源实现恒流的充放电。检测电路2用于检测两边位线充电时间的差异，它为一个同或门。同 或门也可以有灵活实现方式，从逻辑风格上可以采用互补CMOS、有比逻 辑(伪NMOS)、 DCVSL、传输管逻辑和动态CMOS等，从逻辑结构上可 以采用/:=爿5+3豆、￡ = I^*II、丄=爿+5+爿丑等。保持整形输出电路3用于将读出数据进行保持，并将其整形为标准的 数字电平，输出给下级数字电路使用。当EN为高电平时，并且PMOS管 P9的栅极为高电平，Cl上的电荷通过NMOS管N9管泻放到地，因此C1 的上极板电压为低电平(0V),经过反相器反相后输出端OUT输出高电平； 当EN为低电平时，NMOS管N9关闭，当PMOS管P9的栅极输入短时的 低电平脉冲，PMOS管P9打开，通过其对电容C1进行充电，当脉冲低电 平时间足够长时，Cl被充至高电平(接近或者等于VCC)，经过反相器反 相后输出低电平(0V)，当脉冲低电平时间极短时，Cl将不能够被充至高 电平而保持低电平(接近或者等于0V)，经过反相器反相后输出端OUT输 出高电平(VCC);此时，只要保证EN为低电平，则NMOS管N9关闭， 当PMOS管P9栅极重新回到高电平后，PMOS管P9关闭，由于电容Cl 上存储的电荷无充放回路，因此C1上极板电压保持不变，读出的数据得到 了保持。下面以最简单的单级反相器结构为例，说明充电控制电路1的具体结构。充电控制电路包括PMOS管Pl、 P2和NMOS管Nl、 N2; PMOS管 Pl和NMOS管Nl组成反相器结构，其公共栅极作为充电控制端EN，其 公共漏极与第二存储模块RB的位线BLR相连作为第一充电输出端；P2、 N2采用同样的连接方式，其公共漏极与第一存储模块LB的位线BLL相连 作为第二充电输出端；当EN为高电平时，PMOS管Pl、 P2关本文档来自技高网...

【技术保护点】
一种用于ＥＥＰＲＯＭ的灵敏放大器，其特征在于：它包括充电控制电路（１）、检测电路（２）和保持整形输出电路（３）；　充电控制电路（１）用于控制对位线电容的充电和泻放，它由相同的二个充电控制子电路（１１、１２）构成，二个充电控制子电路（１ １、１２）受控于充电控制端（ＥＮ），并分别对两根位线（ＢＬＬ、ＢＬＲ）进行充放电；　检测电路（２）用于检测上述两根位线（ＢＬＬ、ＢＬＲ）充电时间的差异，为一个同或门，两根位线（ＢＬＬ、ＢＬＲ）的电压作为同或门的输入；其输出连接到保持整 形输出电路（３）中ＰＭＯＳ管Ｐ９的栅极；　保持整形输出电路（３）包括ＰＭＯＳ管Ｐ９、Ｐ１０，ＮＭＯＳ管Ｎ９、Ｎ１０和电容Ｃ１；ＰＭＯＳ管Ｐ９的栅极接检测电路的输出端，ＮＭＯＳ管Ｎ９的栅极接充电控制端（ＥＮ），其公共漏极接电容Ｃ１的上极 板；电容Ｃ１由ＮＭＯＳ管接成电容形式构成，上极板为ＮＭＯＳ管的栅极，与ＰＭＯＳ管Ｐ９和ＮＭＯＳ管Ｎ９的公共漏极和下级反相器的输入连接，下极板与地连接；ＰＭＯＳ管Ｐ１０和ＮＭＯＳ管Ｎ１０组成反相器结构，其公共栅极作为输入端接电容Ｃ１的上极板，其公共漏极作为灵敏放大器的输出端。...

【技术特征摘要】
1、一种用于EEPROM的灵敏放大器，其特征在于它包括充电控制电路(1)、检测电路(2)和保持整形输出电路(3)；充电控制电路(1)用于控制对位线电容的充电和泻放，它由相同的二个充电控制子电路(11、12)构成，二个充电控制子电路(11、12)受控于充电控制端(EN)，并分别对两根位线(BLL、BLR)进行充放电；检测电路(2)用于检测上述两根位线(BLL、BLR)充电时间的差异，为一个同或门，两根位线(BLL、BLR)的电压作为同或门的输入；其输出连接到保持整形输出电路(3)中PMOS管P9的栅极；保持整形输出电路(3)包括PMOS管P9、P10，NMOS管N9、N10和电容C1；PMOS管P9的栅极接检测电路的输出端，NMOS管N9的栅极接充电控制端(EN)，其公共漏极接电容C1的上极板；电容...

【专利技术属性】
技术研发人员：邹雪城，刘政林，刘冬生，余琼，谭波，惠雪梅，李玲，刘旭，
申请(专利权)人：华中科技大学，
类型：实用新型
国别省市：83[中国|武汉]