可编程奇偶校验及比较电路制造技术

一种用于存储器阵列的可编程奇偶校验电路，包括至少一组可编程选择的输入端，这些输入端排列成可使该电路可编程地配置成对存储在该存储器阵列或要存储在该存储器阵列里的数据执行奇数奇偶校验或偶数奇偶校验运算，或者备择地配置成为该存储器阵列之外的电路执行非奇偶性的逐位比较。并为不同的路由选择配置采取了措施。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】
本申请涉及共同拥有的同时提出的美国专利申请1.序列号575312、存档号FI995-077，名称为“现场可编程存储器阵列”；2.序列号575422、存档号FI995-140，名称为“在采用单单元写端口的存储器阵列中一种实现写、初始化和复位的系统”。上述有关的美国专利中请中涉及“最佳实施方式说明”的章节及附图明显地作为本文的参考。本专利技术一般性涉及数据存储器，并且更具体地涉及具有关联可编程路由选择及控制资源的可编程存储器阵列。本专利技术尤其涉及用于可编程存储器阵列的可编程奇偶校验及比较电路。序列号为575312，存档号为FI995-077，名称为“现场可编程存储器阵列”的相关申请提出一种可编程存储器阵列。为了实现选择性的可配置数据存储结构(即，具有可变的宽度和/或深度)以及实现数据存取技术(即，简单读/写、后进先出(LIFO)、先进先出FIFO或者翻转数据线操作)，该建议的可编程存储器阵列和可编程路由选择及控制资源关联。奇偶性是和数据完整校验操作有关的一个术语。基于奇偶性对数据完整性进行校验的电路通常既包括在存储器里也包括在逻辑电路里。普通的奇偶操作包括奇偶位生成和奇偶校验。奇偶位生成指的是对一个奇偶校验位进行计算，该位可以和一组供以后参照的二进制数字相关。根据存储器结构计算奇偶校验位使得所有数字(包括该奇偶校验位)之和或者为奇数或者为偶数。奇偶校验是把先前确定的奇偶校验位和重新计算的奇偶校验位进行比较的操作。例如，在把数据写进存储器之前最初生成的奇偶校验位可以和以后从存储器里读出同一字后重新计算的奇偶校验位进行比较，以作为一种确保该数据在存储于存储器期间或者在向存储器传入和从存储器传出中未形成错误的手段。数据错误可由信号噪声、电源噪声或者诸如α粒子射线或宇宙射线的射线引起。常规的奇偶电路适合于和专用于其所服务的存储器电路的数据存储结构。例如，数据存储结构通常规定奇偶性是奇数还是为偶数。因此，常规奇偶电路的特点是为奇数奇偶性或者偶数奇偶性中的一种。作为进一步的例子，常规奇偶电路的输入和输出是固定的，这是因为进出奇偶电路的数据流取决于预先确定的数据存储结构；不能提供路由选择灵活性。另外，常规奇偶电路仅用于奇偶性操作而不向支持存储器的外部电路提供其它非奇偶性的逻辑功能。对于具有选择性可配置数据存储结构的可编程存储器阵列需要一种具有选择性可配置的奇偶校验电路，从而可以按照数据存储结构灵活地编程实现不同的奇偶操作以及实现奇偶I/O路由选择。上述有关涉及可编程存储器阵列的申请还建议把现场可编程门阵列(FPGA)和可编程存储器阵列合并到一块集成电路里。FPGA是一种特殊的自由逻辑单元阵列，其具有用于互连各单元和/或用于提供该阵列的数据输入端和输出端的现场可编程互连网络。FPGA的逻辑单元可以配置成提供比较功能。但是，把这些逻辑单元用在多位比较上是逻辑单元的一种相对低效的使用。因此，在由FPGA和可编程存储器阵列组成的集成电路里，需要具有由可编程存储器阵列实现的可编程奇偶校验及比较电路，并且需要能够可编程地配置成可选择性地提供奇偶性功能或者非奇偶性比较功能，并且还需要可配置为能灵活地在存储器阵列内为奇偶数据选择路由以及在存储器阵列和FPGA之间为非奇偶比较数据选择路由。本专利技术的一个目的是提供一种可选择性配置的可编程奇偶校验及比较电路。本专利技术的一个目的是为可编程存储器阵列提供一种可编程奇偶校验及比较电路。本专利技术的另个目的是为由一个可编程存储器阵列和一个FPGA组成的集成电路提供一种可编程奇偶校验及比较电路，该奇偶校验电路向该可编程存储器阵列提供奇偶性功能并且向FPGA提供非奇偶比较功能。本专利技术面对可编程奇偶校验及比较电路。该可编程奇偶校验及比较电路包括第一输入端组，从第三和第四输入端中可编程选择的第二输入端组，以及一个用于基于第一和第三输入端组选择性地提供一个奇偶校验位以及用于基于第一和第四输入端组选择性地提供一个比较位的电路。在本专利技术的一种情况下奇偶性类型可配置为奇数或者偶数。在本专利技术的另一种情况里，该可编程奇偶校验及比较电路被合并到一个具有多个存储块的存储器阵列、一个用于对和从该存储器阵列传送数据的主I/O总线、一个用于在阵列内的存储块之间传送数据的辅助I/O总线，并且该可编程奇偶校验及比较电路还包括一个奇偶输入路由选择电路、一个奇偶性/比较电路以及一个奇偶输出路由选择电路。在本说明书的结束部分具体地指出并且明确地申请本专利技术的主题。而本专利技术可以通过参考对其最佳实施方式及其附图的详细说明得到最好的了解，附图是附图说明图1是包括本专利技术的可编程奇偶校验电路的一种示范可编程存储器阵列的一部分的方块图。图2A是本专利技术的示范可编程奇偶/比较电路的方块图。图2B是本专利技术的主输入多路复用器的示意图。图3是图2的示范可编程奇偶/比较电路的示意图。图4是图1中所示的可编程奇偶校验电路的示范示意图。图1是一个示范可编程存储器阵列10的一部分的方块图，该阵列10在相关的序列号575312申请、存档号FI995-077、与本专利技术相结合的名称为“现场可编程存储器阵列”中得到说明。该可编程存储器阵列10在相关的已作为本文参考文献的申请中得到详细地说明，在本文中将仅说明为表达本专利技术和该可编程存储器阵列10的关系所需的内容。参照图1，存储器子阵列12包括排列成M行N列阵列的多个存储器单元。存储器子阵列12提供M个存储字，每个字为N位宽。出于清晰的目的，图1仅表示一个存储器子阵列12，但应该理解可编程存储器阵列10包括多个类似的存储器子阵列12，以便为实现各种不同的存储器配置和运行模式进行选择性的编程。通过主I/O总线20、相关的内连线路22及24、I/O块18、辅助I/O总线26、I/O路由选择矩阵16和位线路由选择矩阵14装置从和向存储器子阵列12传播数据。主I/O总线20提供可编程存储器阵列10和可编程存储器阵列10的外部电路(未示出)之间的连接。例如，集成电路上和该可编程存储器阵列组合在一起的FPGA。I/O块18提供主I/O总线20和辅助I/O总线26之间的选择性连接。和存储器子阵列12相关的I/O路由选择矩阵16提供辅助I/O总线26和位线路由选择矩阵14之间的选择性连接。位线路由矩阵14通过提供对和该阵列相关的不同功能位线15(图中仅示出一条)，例如读位线、写位线等，的选择性连接控制对存储器子阵列12的直接存取。位线15设置为可编程分层结构，可包括本地位线、半全局位线和全局位线。可编程存储器各个部件的细节在作为参考文献的可编程存储器申请中叙述。本专利技术的可编程奇偶校验及比较电路33如图1中所示可组合在可编程存储器阵列10的I/O块18里。该可编程奇偶校验及比较电路33包括一个奇偶输入路由选择电路28、一个奇偶/比较电路30和一个奇偶输出路由选择电路32。奇偶输入路由选择电路28可以选择性地把经过互连线路22的主数据总线20、辅助数据总线26或者其它资源(未示出)与奇偶/比较电路30的输入端(例如输入端A和B)连接起来。奇偶/比较电路30可编程为选择性地提供代表不同奇偶功能(P)和/或比较功能(C)的输出P和C，这将在后面更详细说明。奇偶输出路由选择电路32提供输出P和C与经过互连线24对主I/O总线20和/或对辅助I/O总线26本文档来自技高网...

【技术保护点】
一种可编程奇偶校验及比较电路，包括： 第一组多个输入端； 第二组多个输入端，该第二组多个输入端可从第三组多个输入端和第四组多个输入端中编程选择；以及 与第一组多个输入端和第二组多个输入端连接的第一电路，用于生成一个基于第一组多个输入和第三组多个输入的奇偶校验位，用于通过对第一组多个输入和第四组多个输入进行逐位比较生成一个比较位，并且可编程选择以在一个输出端提供该奇偶校验位和该比较位中的一个。

【技术特征摘要】
US 1995-12-20 5753141.一种可编程奇偶校验及比较电路，包括第一组多个输入端；第二组多个输入端，该第二组多个输入端可从第三组多个输入端和第四组多个输入端中编程选择；以及与第一组多个输入端和第二组多个输入端连接的第一电路，用于生成一个基于第一组多个输入和第三组多个输入的奇偶校验位，用于通过对第一组多个输入和第四组多个输入进行逐位比较生成一个比较位，并且可编程选择以在一个输出端提供该奇偶校验位和该比较位中的一个。2.如权利要求1所述的电路，其特征在于该第一电路可配置为提供一个奇数奇偶校验位或者一个偶数奇偶校验位。3.如权利要求1所述的电路，其特征在于第一组多个输入和第三组多个输入代表写入到存储器阵列中的一个字的互补部分。4.如权利要求3所述的电路，其特征在于第一组多个输入和第三组多个输入代表写入到存储器阵列中的一个字的交错位。5.如权利要求1所述的电路，其特征在于第一组多个输入和第三组多个输入代表从存储器阵列读出的一个字的互补部分。6.如权利要求5所述的电路，其特征在于第一组多个输入和第三组多个输入代表从存储器阵列读出的一个字的交错位。7.在一个存储器阵列中，该存储器具有多个存储块、一个用于从和向该存储器阵列传递数据的主I/O总线以及一个用于在该存储器阵列内的存储块之间传送数据的辅助I/O总线，一种可编程奇偶校验及比较电路，包括一个奇偶性输入路由选择电路，其包括第一组多个输入端和第二组多个输入端，该第二组多个输入端可从第三组多个输入端和第四组多个输入端中编程选择，其中第一组及第三组多个输入端可和该主I/O总线连接，而第四组多个输入端可和该辅助I/O总线连接；一个和第一组及第二组多个输入端连接的奇偶/比较电路，用于生成基于该第一组及该第三组的多个输入的第一奇偶校验位，用于通过对该第一组及该第四组的多个输入进行逐位比较生成第一比较位，以及用于可编程地选择以在第一输出端提供该第一奇偶校验位和第一比较位中的一个；以及一个和该奇偶/比较电路连接的可配置奇偶性输出路由选择电路，用于选择性地把该奇偶校验位或该第一比较位中的一个驱动到该主I/O总线或该辅助I/O总线中的一个上。8.如权利要求7所述的可编程奇偶校验及比较电路，其特征在于该奇偶性输入路由选择电路还包括一个辅助输入选择器，用于选择性把多个辅助输入中的一个连接到该奇偶/比较电路或该奇偶性输出路由选择电路中的一个上以提供另一种比较基准。9.如权利要求8所述的可编程奇...

【专利技术属性】
技术研发人员：约瑟夫安德鲁伊阿丹扎，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]