电势生成电路制造技术

一个电势生成电路，包括至少一对ＭＯＳ晶体管，每个晶体管都是连成二极管的且串联连接于一个输出节点与一给定电势节点间，以便按同一正方向排列，此两晶体管的各自的背栅极与栅极相连。一个电容连接在所说一对ＭＯＳ晶体管的连接节点与一输入接点间，交流信号由此输入节点输入。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
技术介绍
1.专利
本专利技术涉及到一个半导体集成电路，更具体而言，涉及利用连成二极管的MOS晶体管的阈电压来设计电势生成电路的半导体集成电路。2.现有技术描述近来，随着便携式设备，如，笔记本个人计算机、蜂窝电话、个人手提电话等的迅速发展和应用，对于低功耗类型半导体集成电路的需求正在增加。为实现低功耗最普遍采用的方法是用低压电源驱动半导体集成电路。然而，当使用低压电源驱动半导体集成电路时，会产生这样一个缺点由MOS晶体管的阈电压导致的电压降与电源电势的比率较大，而且，使用MOS晶体管的阈电压带来的电压降使得实现电势调整变得尤为困难，这严重影响了电路的设计。附图说明图14是常规的基片电势生成电路的电路图(这里称为VBB生成电路)，例如它在USP4,559,548中有对应的描述。图14中，参考电势节点“a”与地电位VSS相连；输出节点“b”是产生基片电压VBB的一端子，这里VBB低于地电势VSS。在输出节点“b”和参考电压节点“a”之间，连成二极管的P沟道MOS晶体管“P1”和“P2”被串联连接，以使它们按同一正方向排列，“ P1”和“P2”的背栅极(back gate)连至电源电压VCC。数字“ q”表示两个连成二极管的P沟道MOS晶体管“P1”和“P2”之间的连接节点，同时该节点通过电容“C”连到输入节点“d”。交流输入信号φ加至输入节点“d”。具有上述构造的该常规VBB生成电路的运行下面将作描述。当输入信号“φ”到达VCC电平时，由于电容“c”的容性耦合，两个连成二极管的P沟道MOS晶体管的连接点“q”的电压将上升。这时候，正向偏置只加到P沟道MOS晶体管“P1”上，而“P1”是两个P沟道MOS晶体管中连至地节点“a”的那一个晶体管，由此，只有P沟道MOS晶体管“P1”是导通的，结果连接节点“q”的电势会降低。接着，当输入信号φ降至VSS时，由于电容“c”的容性耦合，连接节点“q”的电势将进一步降低。结果，正向偏置就只加至P沟道MOS晶体管“P2”上，而“P2”是两个晶体管“ P1”和“P2”中连至输出节点“b”的那一个晶体管，因此，只有P沟道MOS晶体管“P2”是导通的，电荷从输出节点“b”获得，输出节点“b”的电势就会相应降低。通过重复以上所述的过程，低于地电势VSS的基片电势VBB就可从输出节点“b”获得。一般地，执行这种操作的电路称为充电泵电路。设两个连成二极管的P沟道MOS晶体管“P1”和“P2”有相同的阈值电压Vth，计算由图14中的VBB生成电路产生的电势的表达式为-(VCC-2|Vth|)。因为VCC＝3.3v MOS晶体管的阈电压|Vth|通常为0.7v左右，对于低压电源来说，VBB生成电路中VBB的值是-1.9V，此值只有电源电压绝对值的58％。在这种使用由低压电源驱动的MOS晶体管的阈电压|Vth|的电路中，MOS晶体管的电压降占了电源电压很大的比例。在以基本上与VBB生成电路相同的功能运作的VPP生成电路230中，也存在着同样的问题，但VPP生成电路是产生一个高于电源电势VCC的升高电势VPP。此电路示于图15，在USP3,805,095有描述。专利技术概要在常规的电势生成电路中，如上描述的VBB生成电路和VPP生成电路，存在着这样的问题MOS晶体管的阈电压|Vth|占电源电压VCC的百分比尤其在以低电压电源运行时较高，因此充电泵电路的性能就非常差。本专利技术解决了以上所述的问题。其中一个目标是考虑电源电压，尤其是低压电源驱动时，提供高性能的电势生成电路。此专利技术的另一目标是提供能快速产生预定电势的基片电势生成电路。根据此专利技术的总体设想，一个电势生成电路包括两个MOS晶体管，每个都是连成二极管的，为了能使它们按同一正方向排列，此两晶体管串联连接于输出节点与电源电势节点之间，它们各自的背栅极连接到MOS晶体管自身的栅极上；以及一个电容，它连接在所说两个晶体管连接节点与输入交流信号的输入节点之间。附图简述图1是本专利技术应用的DRAM的方框图。图2是一方框图，表示图1所示的一个内部电势生成电路组的一个例子。图3所示是根据本专利技术MOS晶体管阈电压关于源极和背栅极之间电压的关系特性。图4所示是本专利技术的一个实施方案中VBB生成电路的电路图。图5所示是本专利技术另一个实施方案中VBB生成电路的电路图。图6所示是本专利技术中VBB生成电路又一个经修改后的例子的电路图。图7所示是本专利技术中又另一例VBB生成电路。图8所示是本专利技术中VBB生成电路运行的时序图。图9是根据本专利技术的一个实施方案的VPP生成电路的电路图。图10是根据本专利技术的另一个实施方案的VPP生成电路的电路图。图11是根据本专利技术VPP生成电路又一例修改后的电路图。图12是根据本专利技术VBB生成电路的又另一个例子的电路图。图13是本专利技术VPP生成电路运行的时序图。图14是现有技术下VBB生成电路的电路图。图15是现有技术下VPP生成电路的电路图。在所有的图中，相同的元件被赋于了相同的标号。优选实施方案详述图1是本专利技术所应用的DRAM(动态随机存取存储器)的方框图，包括一个内电势生成电路组200，一个POR电路210和一个存储器单元阵列101，此阵列包括排成多行多列的多个存储器单元。一个/RAS(行地址选通)缓冲器110接收一个外加的外部/RAS信号，并把此/RAS信号输出到一个地址缓冲器130中；一个/CAS(列地址选通)缓冲器120接收外加的/CAS信号并输出/CAS信号到地址缓冲器130中。地址缓冲器130接收一个外部地址信号ext Ai(i＝0，1，2……)和/RAS信号，锁定外部地址信号ext Ai，为内部电路输出一个行地址信号RAi和/RAi，并且接收外部地址信号ext Ai(i＝0，1，2，……)和/CAS信号，锁定外部地址信号ext Ai，为内部电路输出列地址信号CAi和/CAi。标号为140的行解码器从地址缓冲器130中接收到行地址信号RAi和/RAi，并选择相应的字线；一个标号为150的列解码器从地址缓冲器130中接收到CAi和/CAi信号并选择相应的读出放大器和I/O电路170，放大由比特线上读出的存储器单元101的电势并传送由比特线上读出的存储器101的数据。标号160是一个字驱动器，用于提升由行解码器140选择的字线电压；180是一个读、写控制电路，它接收一个写使能信号pxt/WE和一个来自外部的输出使能信号ext/oE，并输出一个信号wo用于控制内部电路的读和写；190是一个I/O缓冲器，它从读写控制电路180接收信号WO，并在写的情况下把来自外部的信号extDin通过数据线传送到读出放大器和I/O电路170，而在读出的情况下，通过读出放大器和I/O电路170和数据线把从存储器单元中读出的数据作为数据ext Dout输出到I/O脚。图2是图1中内部电势生成电路组200的方框图，它包括一个VBB生成电路220，用于产生低于地电势VSS的基片电压VBB；一个VPP生成电路230，用于产生高于VCC的升高电势VPP；一个中间电势生成电路，用于生成一中间电势1/2VCC，作为单元板(plate)电势VCP和比特线预充电电势VBL；和一个参考电压生成电路250，用于产生参考电压Vref。图4是本专利技术优选实施方案VBB生成电路220本文档来自技高网...

【技术保护点】
电势生成电路，包括：至少一对ＭＯＳ晶体管，其中每一个晶体管都是连成二极管的且串联连接在输出节点与一个给定电势节点间，以便可以按同一正方向排列，另外，每个晶体管的背栅极与其自身的栅极相连；一个电容，连接于所说一对ＭＯＳ晶体管的连接节点 和一个输入节点间，所说输入节点可输入交流信号。

【技术特征摘要】
【国外来华专利技术】JP 1995-12-11 321760/951.电势生成电路，包括至少一对MOS晶体管，其中每一个晶体管都是连成二极管的且串联连接在输出节点与一个给定电势节点间，以便可以按同一正方向排列，另外，每个晶体管的背栅极与其自身的栅极相连；一个电容，连接于所说一对MOS晶体管的连接节点和一个输入节点间，所说输入节点可输入交流信号。2.根据在权利要求1中的一个电势生成电路，所说两个MOS晶体管都是连...

【专利技术属性】
技术研发人员：飞田洋一，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]