数据读和写时共用脉冲串计数器的同步半导体存储器制造技术

在来自命令译码器（４）的内部读指令信号（Ｒ）激活期间读控制触发电路（３２）被激活，以产生激活内部数据读电路的信号。写控制触发电路（３４）响应来自命令译码器的写操作指令信号（Ｗ）而激活内部数据写电路。当来自命令译码器的内部写指令信号和内部读指令信号之一被激活时，脉冲串长度计数器（３０）对预定的时钟周期数计数，当计数值达到预定值时，复位信号被激活，从而将读控制触发电路和写控制触发电路复位。因此减小了同步半导体存储器的控制部分的版图面积。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及同步半导体存储器，更具体地说，涉及同步半导体存储器中用来控制内部数据的输入/输出操作的部分的结构。附图说明图10示意地示出传统的同步半导体存储器的整体结构。参考图10，所述同步半导体存储器包括具有大量的排列成行和列的动态类型的存储单元的存储器阵列1。虽然未示出这种存储器阵列1中所包含的存储单元的结构，但是，一般采用一个晶体管/一个电容器类型的存储单元。所述同步半导体存储器还包含输入缓冲电路2，它含有外加的控制信号、即、重复地外加的时钟信号CLK同步的行地址选通信号ZRAS、列地址选通信号ZCAS和允许写信号ZWE、以便产生内部控制信号；命令译码器4，它确定由输入缓冲电路2施加的内部控制信号的状态、以便产生用来激活被指定的内部操作的信号；读出控制电路6，它响应来自命令译码器4的读出操作指令信号R而被激活、以便产生用来激活存储器阵列1的被选中的存储单元的读出数据的操作的读出操作激活信号READ；以及写控制电路8，它响应来自命令译码器4的写操作指令信号W而被激活、以便产生用来激活存储器阵列1的被选中的存储单元的写入数据的操作的写操作激活信号WRITE。输入缓冲电路2含有与时钟信号CLK的上沿同步的外加的控制信号ZRAS、ZCAS和ZWE，并且根据这些外部控制信号的状态而产生各自具有单稳脉冲信号形式的内部控制信号。命令译码器4将由输入缓冲电路2施加的具有单稳脉冲形式的这种内部控制信号译码、以便确定所述被指定的内部操作。换句话说，在所述同步半导体存储器中，准备在这种器件中执行的操作是由在时钟信号CLK的上沿时间各外部控制信号的状态的组合指定的。这时，时钟信号CLK可以或者是外加的时钟信号、或者是通过缓冲这种外加时钟信号而获得的内部时钟信号。所述同步半导体存储器还包括地址缓冲器18，它含有与时钟信号CLK同步的外加的地址信号AD、以便产生内部地址信号；单元选择电路20，它响应来自命令译码器4的单元选择操作激活信号而被激活，以便根据由地址缓冲器18施加的内部地址信号而选择存储器阵列1中的相应的存储单元；写电路10，它响应来自写控制电路8的写操作激活信号WRITE而被激活，以便把由输入缓冲电路14施加的内部写数据顺序地写入存储器阵列1的被选中的存储单元；以及读出电路12，它响应来自读出控制电路6的读出操作激活信号READ而被激活，以便顺序地读出存储器阵列1的被选中的存储单元的数据，并且把该数据施加到输出缓冲电路16。通常，写电路10和读出电路12分别具有多个寄存器，并且与所述时钟信号同步地处理存储在这些寄存器中的数据。对于写电路10和读出电路12，存在各种各样的数据传送顺序，但是，在本说明书中，简单地说明如下当被激活时，写电路10和读出电路12与时钟信号CLK同步地、按照预定的顺序进行数据写入或者数据读出。输入缓冲电路14与时钟信号CLK同步的工作，并且，含有加到数据输入/输出端子21以便施加到写电路10的外部写数据DQ(D)。输出缓冲电路16响应由输出控制电路22施加的允许数据输出信号OEM而被激活，它缓冲由读出电路12的、与所述时钟信号同步的内部读出数据，并且把这种缓冲后的数据引导到数据输入/输出端子21。输出控制电路22把由读出控制电路6施加的读出操作激活信号READ延迟一段规定的时间周期(CAS延迟)，以便产生允许数据输出信号OEM。CAS延迟表示施加读命令(即，设定一些状态，借助于这些状态而由外部控制信号ZRAS、ZCAS和ZWE来指定数据读出操作)直至在数据输入/输出端子21处出现有效数据DQ(Q)所需要的时钟信号CLK的周期数。更具体地说，施加所述读命令之后，一旦CAS延迟终止，在输入/输出端子21处出现有效数据。在这种同步半导体存储器中，与周期性重复地施加的外部时钟信号CLK同步地引入外加的控制信号ZRAS、ZCAS和ZWE，以便指定这种内部操作。还与时钟信号CLK同步地引入地址信号AD。由所述时钟信号确定内部操作时序，并且还与时钟信号CLK同步地进行数据输入和数据输出。因此，没有必要为外部控制信号ZRAS、ZCAS和ZWE以及地址信号AD的数据歪斜而考虑定时余量(因为这些信号的限定的时序是在时钟信号CLK的上沿的时间确定的)，因此，能够以更块的时序启动所述内部操作。此外，由于还与时钟信号CLK同步地输入和输出数据，所以能够以更快的速度输入和输出数据。图11是说明图10中读出控制电路6的结构的例子的电路图。参考图11，读出控制电路6包括脉冲串长度计数器6a，它响应由命令译码器4施加的内部读出操作指令信号R而被激活、以便对时钟信号CLK进行计数、直至预定的数目(即，脉冲串长度)；以及触发器6b，它响应内部读出操作指令信号R的激活而被置“1”，并且响应复位信号RST(R)而被复位，复位信号RST(R)是来自脉冲串长度计数器6a的数完信号。从该触发器6b输出读操作激活信号READ。在脉冲串长度计数器6a处所计数的脉冲串长度表示当施加一次读命令时读出数据期间能够连续地读出的数据的数量。触发器6B包括反相器6ba，它接收读出操作指令信号R；反相器6bb，它接收写操作指令信号W；“与非”电路6bc，它在其一个输入端接收反相器6ba的输出信号；以及“与非”电路6bd，它接收“与非”电路6bc的输出信号、反相器6bb的输出信号，并且经由反相器6be接收来自脉冲串长度计数器6a的复位信号RST(R)。“与非”电路6bd的输出信号被加到“与非”电路6bc的另一个输入端。当在一些预定的状态下外部控制信号ZRAS、ZCAS和ZWE被置“1”时、在时钟信号CLK的上沿期间、由命令译码器4产生写操作指令信号W，并且指定数据写操作。从“与非”电路6bc输出读操作激活信号READ。读出控制电路6在读出操作指令信号R被激活时置“1”，并且，在来自脉冲串长度计数器6a的复位信号RST(R)被激活时复位。因此，由脉冲串长度计数器6a计数的脉冲串长度决定了读操作激活信号READ的激活周期。图12说明图10中写控制电路8的结构的例子。参考图12，写控制电路8包括脉冲串长度计数器8a，它在写指令信号W激活期间被激活、以便对脉冲串长度计数；以及触发器8b，它在写指令信号W激活期间置“1”，并在来自脉冲串长度计数器8a的复位信号RST(R)的激活期间复位。从该触发器8b输出内部写操作激活信号WRITE。触发器8B包括反相器8ba，它接收写指令信号W；反相器8bb，它接收读指令信号R；“与非”电路8bc，它在其一个输入端接收反相器8ba的输出信号；以及“与非”电路8bd，它接收“与非”电路8bc的输出信号、反相器8bb的输出信号以及来自脉冲串长度计数器8a的经由反相器8be施加的复位信号RST(R)。“与非”电路8bd的输出信号被加到“与非”电路8bc的另一个输入端。在进行数据写操作时，脉冲串长度计数器8a对所述脉冲串长度计数。下面将参考图13描述示于图11和12中的读控制电路6和写控制电路8的操作，图13是这些操作的时序图。这里假定，对于读和写操作两者、所述脉冲串长度都是4。在时钟周期#0期间，已经提供激活信号(存储单元选择操作启动指定信号)。在所述同步半导体存储器中，单元选择电路20被激活，并且，在存储单元阵列中本文档来自技高网...

【技术保护点】
一种与周期性重复地外加的外部时钟信号同步地操作的同步半导体存储器，其特征在于包括： 读出指令信号产生装置（４ｒ），它响应外加的读出指令信号而与所述时钟信号同步地产生内部读出指令信号， 写指令信号产生装置（４ｗ），它响应外加的写指令信号而与所述时钟信号同步地产生内部写指令信号， 读激活装置（３２），它响应所述内部读出指令信号而激活内部读出操作激活信号， 写激活装置（３４），它响应所述内部写指令信号而激活内部写操作激活信号，以及 复位装置（３０），它耦合接收所述内部读出指令信号和所述内部写指令信号两者，以便响应所述内部读出指令信号和所述内部写指令信号中的一个的激活而被激活，对所述时钟信号计数、当对所述时钟信号的计数值达到预定值时、把复位信号加到所述读激活装置和所述写激活装置、以便禁止所述读激活装置和所述写激活装置。

【技术特征摘要】
JP 1995-12-25 336784/951.一种与周期性重复地外加的外部时钟信号同步地操作的同步半导体存储器，其特征在于包括读出指令信号产生装置(4r)，它响应外加的读出指令信号而与所述时钟信号同步地产生内部读出指令信号，写指令信号产生装置(4w)，它响应外加的写指令信号而与所述时钟信号同步地产生内部写指令信号，读激活装置(32)，它响应所述内部读出指令信号而激活内部读出操作激活信号，写激活装置(34)，它响应所述内部写指令信号而激活内部写操作激活信号，以及复位装置(30)，它耦合接收所述内部读出指令信号和所述内部写指令信号两者，以便响应所述内部读出指令信号和所述内部写指令信号中的一个的激活而被激活，对所述时钟信号计数、当对所述时钟信号的计数值达到预定值时、把复位信号加到所述读激活装置和所述写激活装置、以便禁止所述读激活装置和所述写激活装置。2.根据权利要求1的同步半导体存储器，其特征在于所述复位装置(30)包括脉冲串长度计数器(30)，用来对脉冲串长度计数，该脉冲串长度表示当施加读出指令信号或者写指令信号时能够与所述时钟信号同步地连续地输入或者输出的数据的数目。3.根据权利要求1的同步半导体存储器，其特征在于所述预定值是为所述内部读出操作激活信号和所述内部写操作激活信号两者共同确定的。4.根据权利要求1的同步半导体存储器，其特征在于所述复位装置(30)包括写脉冲串长度设定装置(60w，64w，42w1-42wm)，用来为所述内部写操作激活信号设定第一预定值，读脉冲串长度设定装置(60r，64r，42r1-42rm)，用来为所述内部读操作激活信号设定第二预定值，以及装置(43w，43r)，用来响应所述内部写指令信号的激活...

【专利技术属性】
技术研发人员：泽田诚二，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]