用于可变宽度数据转移的可调深度／宽度先进先出缓冲器制造技术

可调深度／宽度ＦＩＦＯ缓冲器（６５）适合可变宽度数据的转移，具有两个独立地受控的写寄存器（７３、７５）部分，用于转移１６或３２位字，转移１６位字时不浪费缓冲器（６５）的寄存器空间。当缓冲器（６５）置穿转移１６位字时，存储空间加深。当接口１６、３２位并行数据进，这使缓冲寄存器（７２）利用率最大。缓冲器（６５）仅从属于主处理器，不能起始数据输出，保持设计简单的和小型。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及先进先出(FIFO)存储器，具体涉及用于可变宽度数据转移的可调深度/宽度FIFO缓冲器。数字信号处理是对有规律间隔取样的和数字化的读时间信号的算术处理。数字信号处理器(DSP)执行诸如信号滤波、混合和比较的数字信号处理功能。在某些数据处理系统中，DSP可包括一个主处理器，用以应付数字信号处理杂务。主处理器可包括例如一个微计算机或微处理器。偶然地，可能需要相当大量的数据在主处理器与DSP之间转移。当数据在两个处理器之间转移时因两个处理器之间不兼容，例如两个处理器可能与不同的时钟一起工作，故直接转移不可能。在这种情况下，可以使用异步操作的缓冲存储器。在该数据被接收处理器接收之前先由发送处理器以脉冲串形式传送到缓冲存储器。然而，缓冲存储器可能需要集成电路上大的有效表面区域，对于实施来说是昂贵的，并因所有的数据在该数据可被处理之前必须被转移，故减慢了处理的速度。为了避免使用相当大的缓冲存储器，有时使用一种较小的先进先出(FIFO)缓冲器，以使主处理器与接收处理器相接口。FIFO缓冲器是一种存储器单元，该单元按照与被接收的数据相同的次序输出数据。数据可能从主处理器的总线传送到FIFO缓冲器，并且同时FIFO缓冲器把该数据传送到接收处理器的总线。FIFO缓冲器用于代替缓冲存储器。该数据可以由许多作为数据流而被传送的数据字组成。每个数据字具有一定数量的比特。例如，一个数据字可以是16位比特宽，或是32比特位宽。支持的数据传送的FIFO缓冲器通常支持最宽数据转移。然而，如果利用32比特位宽的FIFO缓冲器仅转移16位比特数据，则只有该FIFO缓冲器的存储容量的一半被利用。据此，这里按照本专利技术的一种形式提供一种具有先进先出缓冲器的数据处理系统，该先进先出缓冲器具有多个寄存器和控制逻辑。该多个寄存器的每个寄存器具有耦合到第一总线的多个输入端，和耦合到第二总线的多个输出端。该控制逻辑耦合到多个寄存器。当来自第一总线的数据字具有第一预定宽度时，该控制逻辑允许多个寄存器中的一个寄存器从第一总线接收数据。当来自第一总线的数据字具有第二预定宽度时，该控制逻辑还允许多个寄存器的两个寄存器。本专利技术的这些特点和其他特点及其优点通过结合以下附图阅读下文的详细描述将会一目了然。附图说明图1示出根据本专利技术的数据处理系统的方框图。图2示出图1的数据处理系统的主接口的一个实施例的方框图。图3示出根据本专利技术的一个实施例的图2的主接口的可调深度/宽度FIFO缓冲器的方框图。图4示出图2的主接口的DSP控制寄存器的方框图。图5示出图2的主接口的主接口控制寄存器的方框图。图6示出图2的主接口的DSP状态寄存器的方框图。图7示出图2的主接口的地址组态配置寄存器的方框图。图8示出根据本专利技术的在数据流中插入地址的流程图。总的来说，本专利技术提供一种用于可变宽度数据转移的可调深度/宽度FIFO缓冲器。该FIFO缓冲器具有两个部分，该两部分的每一部分都独立地受控，以允许16位比特字或32位比特字要被转移，当16比特字被转移时，不浪费FIFO缓冲器中的存储空间。当取样具有32位比特宽度字的外部总线时，该FIFO缓冲器被组织成为32比特位宽和4个字深，当取样16位比特宽的数据字时，它被组织成为16位比特宽和8个字深。为此，当接口具有16位比特宽的外部总线时，存储区被加深了。在其他实施例中，FIFO缓冲器能够适合用于具有不同宽度的字和能够具有不同的深度。当接口16位并行数据或32位并行数据时，这允许最大限度利用FIFO缓冲器的存储空间。FIFO缓冲器是只从属于主处理器的一种从属缓冲器。FIFO缓冲器不能起始对保持设计简单且小的数据进行取样。当涉及分别描述信号、状态比特、或者类似的设备进入其逻辑“真”或逻辑“假”状态时，将要使用术语“断定”和“否定”。如果逻辑“真”状态是数字逻辑电平“1”，则逻辑“假”状态将是数字逻辑电平“0”。而如果逻辑“真”状态是数字逻辑电平“0”，则逻辑“假”状态将是数字逻辑电平“1”。术语“总线”将用于涉及多种信号，这些信号可能用于转移一种或多种类型的信息，诸如数据、地址、控制或状态。下面参照图1-8更全面地描述本专利技术。图1-7中的每一个方框表示一个电路，图8中的每一个方框表示流程图中的一个或多个步骤。图1示出本专利技术的数据处理系统20的方框图。在图1所说明的实施例中，数据处理系统20是一个数字信号处理器(DSP)并设置在一个单片集成电路上。在其它实施例中，数据处理系统20可能是例如一个微计算机或微处理器。数据处理系统20包括定时器22、主接口24、增强型串行同步接口(ESSI)26、串行异步接口(SCI)28、程序RAM(随机存取存储器)和指令超高速缓冲存储器30、数据存储器32、数据存储器34、地址产生单元直接存储器存取(DMA)控制器36、外部地址总线开关38、内部数据总线开关40、DRAM(动态随机存取存储器)和SRAM(静态随机存取存储器)总线接口和指令超高速缓冲存储器控制42、外部数据总线开关44、程序控制单元(PCU)46、和数据算术逻辑单元(ALU)54。程序控制单元46包括程序中断控制器48、程序解码控制器50、和程序地址发生器52。标号为“YAB”的地址总线56、标号为“XAB”的地址总线57、标号为“PAB”的程序地址总线58、和标号为“DAB”的地址总线59被连接在地址发生单元/DMA控制器36与外部地址总线开关38之间。标号为“DDB”的数据总线60被耦合在主接口24与外部数据总线开关44之间。标号为“YDB”的数据总线61、标号为“XDB”的数据总线62、标号为“PDB”的程序数据总线63，和标号为“GDB”的程序数据总线64被耦合在内部数据总线开关40与外部数据总线开关44之间。定时器22包括三个定时器，它们可以用于内部或外部的定时，和可以中断数据处理系统20或外部设备的信号。此外，定时器22在已经发生规定的事件数目以表示DMA转移。三个定时器的每一个被耦合到单一的双向插头或端子。定时器22的每个定时器还被耦合到总线57、总线59、程序中断控制器48和到总线60。主接口24为数据处理系统20与其他设备(诸如微计算机、微处理器、或DMA)之间的通信提供双向接口。主接口24经总线60还双向耦合到外部数据总线开关44，双向耦合到全局数据总线64，到程序中断控制器48，经由总线57和59到地址产生单元/DMA控制器36，到外部地址总线开关38。主接口24还从主处理器双向耦合到50个外部插头或端子，用于双向数据转移、地址寄存器选择和控制通信。增强型串行同步接口(ESSI)26耦合到12个双向外部插头，以提供与包括例如一个或多个工业标准编译码器、DSP(数字信号处理器)、或微处理器的各外部串行设备的串行通信。ESSI26还具有端子用以耦合到总线57、总线59、和总线60。串行通信接口(SCI)28耦合到3个双向外部插头，用于提供与外部设备的串行通信。SCI28还具有耦合到总线57、总线59和总线60的端子。图1的数据处理系统20的实施例具有三个存储器空间程序RAM和指令超高速缓冲存储器30、X存储器32和Y存储器34。程序RAM和指令超高速缓冲存储器30耦合到地址总线58和数据总线63。X存储器32耦本文档来自技高网...

【技术保护点】
一种数据处理系统（２０），其特征在于，一种先进先出缓冲器（６５），该先进先出缓冲器（６５）包括： 多个寄存器（７２），多个寄存器（７２）中的每个寄存器多个耦合到第一总线（１１６）的各个输入端，和多个耦合到第二总线（６４）的各个输出端；和 控制逻辑（９８），耦合到多个寄存器（７２），当来自第一总线（１１６）的数据字具有第一预定宽度时，用于启动多个寄存器（７２）的之一从第一总线（１１６）接收数据，当来自第一总线（１１６）的数据字具有第二预定宽度时，该控制逻辑（９８）用于启动多个寄存器的两个寄存器（７２）。

【技术特征摘要】
【国外来华专利技术】US 1994-12-16 3579091.一种数据处理系统(20)，其特征在于，一种先进先出缓冲器(65)，该先进先出缓冲器(65)包括多个寄存器(72)，多个寄存器(72)中的每个寄存器多个耦合到第一总线(116)的各个输入端，和多个耦合到第二总线(64)的各个输出端；和控制逻辑(98)，耦合到多个寄存器(72)，当来自第一总线(116)的数据字具有第一预定宽度时，用于启动多个寄存器(72)的之一从第一总线(116)接收数据，当来自第一总线(116)的数据字具有第二预定宽度时，该控制逻辑(98)用于启动多个寄存器的两个寄存器(72)。2.根据权利要求1的数据处理系统(20)，其特征在于，多个寄存器(72)的特征在于是多个读/写寄存器。3.根据权利要求1的数据处理系统(20)，其特征在于，第一预定宽度等于第二预定宽度的一半。4.根据权利要求1的数据处理系统(20)，其特征在于一个输入缓冲电路(108)，耦合到多个寄存器(72)的多个输入端；和一个输出缓冲电路(112)，耦合到多个寄存器(72)的多个输出端。5.一种具有先进先出缓冲器的数据处理系统(20)，其特征在于，该先进先出缓冲器(72)，包括多个存储单元(72)，该多个存储单元被组织成为第一部分(73)和第二部分(75)，该多个存储单元(72)的每个存储单元具有耦合到第一总线(116)的多个输入端，和耦合到第二总线(64)的多个输出端；和一个控制逻辑电路(98)，耦合到多个存储单元(72)用于控制对第一部分(73)和对第二部分(75)的访问；其中多个存储单元(72)响应于检制逻辑电路(98)，具有...

【专利技术属性】
技术研发人员：利奥尼德斯莫伦斯凯，谢科瓦尔，阿温那戈伦，大卫加兰蒂，
申请(专利权)人：摩托罗拉公司，
类型：发明
国别省市：US[美国]