存储单元奇偶连续校验的奇偶校验电路制造技术

设计一奇偶校验电路（ＰＰＳ）以连续奇偶校验内容可定位的存储单元，且其配置方式为在一奇偶校验期间，每一数据字符的奇偶校验步骤数目与被储存的原始负载数据字符中的位数目相同，所述奇偶校验电路（ＰＰＳ）是由四个相同传导形式的晶体管（Ｔ１至Ｔ４）所形成。再者，所述奇偶校验电路（ＰＰＳ）具有一检测器，其自动检测在存储单元信息状态中的改变，所述检测器是一自动状态装置的形式，例如具有多个捕捉锁（ＡＬ１、ＡＬ２）。

【技术实现步骤摘要】

本专利技术是关于一种奇偶校验电路，其是电连接制存储单元阵列中的存储单元，且是设计用于存储单元奇偶连续校验。
技术介绍
电路中的组件变得很小且组件的封包密度变得更高，例如由目前微电子所产生的半导体存储器。再者，储存于记亿元件中且储存为数据项目的电荷是最小的。因此，储存在所述存储元件中的数据对于干扰敏感。当数据储存于RAM时，可发生两种不同形式的错误。第一种是永久的错误，第二种是易失错误。永久的错误指得的是硬错误，其是由存储IC本身或是相关驱动电路的缺陷所形成。易失错误指的是软错误，仅随机发生，因而无再现性。其主要是由阿尔发(alpha)辐射所形成。阿尔发辐射可以倒转在动态RAM中存储电容器的电荷，或是在静态RAM中的其它存储突然改变可翻转。易失错误亦可由干扰脉冲所形成，所述的干扰脉冲是在电路内部或是外部产生。存储错误的发生可具有很长远的影响。例如，计算器存储中的单一错误无法仅造成一不正确的结果，但是可以造成程序的全部错误。为了避免此种错误与反效果，必须鉴别且报告这些错误。一种用于错误鉴别的方法是储存除了数据位之外的一或多个校验位。同样被储存的校验位数目越多，则越多错误被鉴别或甚至被校正。一种用于错误鉴别的程序，其是传输一所谓的奇偶位。此种错误鉴别方法是指奇偶校验。可以是偶数或是奇数奇偶。在偶数奇偶中，当数据字符中的数目为偶数时，将奇数奇偶位设为零。当奇偶为奇数时，将奇偶位设为一。因此，在包含奇偶位的数据字符中传输总数目总是偶数。在奇数奇偶中，总数目总是奇数。在未来技术中，相关的更细微结构与更小电容更常造成储存电路中的软错误，如上所述。当读取一奇偶位时，重新计算该数据字奇偶，以及而后比较数据自元奇偶与已被读取的奇偶位。若是其相同，则所述数据字符并未被读取且因而是正确的。若是其不相同，则另一方面，由于必须以改变至少一位，所以所述的数据字符不正确。在所有存储器中，进行读取与比较其与储存值重新计算奇偶的程序，仅当其被读取时，更进一步处理或存取其数据。然而，亦有存储配置，其内容被连续读取，例如在配置存储器中的过滤器模块的系数。同样地，完成内容为偶发搜寻的存储器，例如，作为快速缓冲存储区(caches)的内容可定位的存储器(CAMs)。美国专利5,434,871揭露一存储单元配置，其中进行连续的奇偶校验。设计电路配置，因而各存储单元是电连接至一奇偶校验电路。各奇偶校验电路连续校验相关存储单元的二元存储状态。所述存储单元的状态是结合在一起，以进行一奇偶校验于一给定的数据配置。各奇偶校验电路具有六个晶体管，其中设计所述奇偶校验电路需五个第一传导型的晶体管，以及一个第二传导型的晶体管。设计所述奇偶校验电路，因而一晶体管读取相关存储单元的两存储节点之一中的存储状态，且这两个晶体管使用一逻辑异或(EXCLUSIVE-OR)操作以连结相关存储单元的奇偶至先前存储单元。在所述奇偶校验电路中，连接剩余的四个晶体管，因而其将奇偶结果与其互补奇偶结果传输至下游存储单元，所述奇偶结果是得自于所述逻辑运作。已知的奇偶校验电路的设计是相对复杂，且由于相对多数目(六个)的晶体管，其需要相对高复杂度的电路。再者，不仅需要使用第一传导型的晶体管，亦需要第二传导型的晶体管。此布局设计中，有一需顾虑到的缺点，由于必须遵守在CMOS制造程序中已知规则基础所需的隔离，具有不同传导形式的晶体管所需配置，这造成相当大的空间需求。以支奇偶校验电路的另一缺点，在于有效地使用一个二极管，其在每隔一存储单元中的供应电压电位与接地电位之间平均形成潜在的平行电流(假设所述存储单元中所储存的逻辑”0”与”1”状态的相同分布)，以及产生一固定的功率损失。再者，已知的奇偶校验电路的最主要缺点在于必须外部计算且先被储存用于所述奇偶校验。再者，奇偶校验总是需要奇偶校验赀讯(奇偶位)的先前计算以及M+1位的储存，其中M是代表在一负载数据字符中位的数目。这表示总是增加所述数据字符长度用于奇偶校验。所以，奇偶校验阶段M+1的数目总是大于所述数据字符长度M。此程序与基础的电路设计是高复杂度且相对高成本，尤其是需要电路所需的相对大的空间。所以，本专利技术的目的是提供一种奇偶校验电路，其可用简单且可靠的方式，连续奇偶校验，且其生产为低复杂度与低成本。本专利技术的另一目的在于在一存储单元阵列中允许可靠、快速与早期错误鉴别存储单元。藉由一奇偶校验电路而达到这些目的，该电路具有如权利要求1的特征，以及藉由一数据储存装置而达到这些目的，其具有如权利要求20的特征。
技术实现思路
根据本专利技术，一奇偶校验电路是电连接至一存储单元阵列中的存储单元，且其设计是用于存储单元的奇偶连续校验。本专利技术主要概念是设计奇偶校验电路，在奇偶校验的过程中，每一个数据字符的奇偶校验阶段数目N等于欲储存的原始负载数据字符的位数目M。因而可快速且可靠地进行所述的连续奇偶校验，且无任何无效延迟地鉴别所储存的数据项目。因此，本专利技术特别的优点在于一直读取存储单元的内容或是偶发地搜寻其内容。因而可进行较佳的奇偶校验与错误鉴别，特别是在内容可定位的存储单元(CAM存储单元)或是配置存储。一直被存取的存储单元中，在线检测错误确保在早期阶段，鉴别整个系统的可能错误，以及确保起始适当的测量。根据本专利技术，所述奇偶校验电路的另一优点在于不需要先前外部计算奇偶校验信息及其储存，即可进行联连续的奇偶校验。再者，根据本专利技术，所述奇偶校验电路可确保不需要增加奇偶校验的负载数据字符长度，因此电路的复杂度、电路的空间需求以及成本可大幅降低。奇偶校验电路的一有利实施例是由四个相同传导形式的晶体管所形成。可用节省空间的方式，产生具低复杂度的奇偶校验电路。仅使用一种传导形式的晶体管可使得布局设计更为简化。根据本专利技术，所述奇偶校验电路的另一优点在于有利的电路使得各个奇偶校验电路的组件复杂度大幅降低。相较于已知技术，所述奇偶校验电路亦使得固定的功率损耗可大幅降低。在本专利技术的一有利修饰中，四个晶体管的栅极连接是各自连接于连接至奇偶校验电路的存储单元。因而四个晶体管是由相关技术单元的输出而驱动，且其可确保一特定的有效电路观念于所述奇偶校验电路的组件。这形成较少组件的实施方式，因而所需的芯片表面错误被最小化。已知较佳为四个晶体管是交叉耦合。形成特别简单的电路。在所述奇偶校验电路中，第一与第二晶体管的栅极连接，较佳是电连接至存储单元中的第一存储节点，以及第三与第四晶体管的栅极连接，较佳是电连接至相关存储单元中的第二存储节点。可由所述存储单元的两个输出之一的输出信号，而控制两晶体管。可藉由透过在第一奇偶输入与第二奇偶输出之间连接第一晶体管的电流路径，以及藉由透过在第二奇偶输入与第一奇偶输出之间连接第二晶体管的电流路径，而达到所述奇偶校验电路的电路观念的另一较佳修饰。在此范例中，可提供第一晶体管的源极连接，以电连接至第一奇偶输入，以极其漏极连接是电连接至奇偶校验电路的第二奇偶输出。其亦可提供第二晶体管的源极连接以电连接至第二奇偶输入，以及其漏极连接以电连接至所述奇偶校验电路的第一奇偶输出。根据本专利技术，所述奇偶校验电路的另一较佳修饰中，透过第三晶体管的电流路径可连接于第二奇偶输入与第二奇偶输出之间，以及透过第四晶体管的电流路径可连接于第一奇偶输入与第一奇偶输出之间。第三晶体管的源极本文档来自技高网...

【技术保护点】
一种奇偶校验电路，其电连接至一存储单元阵列中的一存储单元（ＳＺ），且设计用于连续校验所述存储单元（ＳＺ）的所述校验，其特征在于设计所述奇偶对电路，因而当进行一奇偶校验时，数据字符的奇偶校验数目Ｎ等于欲被储存的原始负载数据字符的位数目Ｍ。

【技术特征摘要】
DE 2004-2-23 102004008757.11.一种奇偶校验电路，其电连接至一存储单元阵列中的一存储单元(SZ)，且设计用于连续校验所述存储单元(SZ)的所述校验，其特征在于设计所述奇偶对电路，因而当进行一奇偶校验时，数据字符的奇偶校验数目N等于欲被储存的原始负载数据字符的位数目M。2.如权利要求1所述的奇偶校验电路，其特征在于所述奇偶校验电路(PPS)是由四个相同传导形式的晶体管(T1至T4)所形成。3.如权利要求2所述的奇偶校验电路，其特征在于所述四个晶体管(T1至T4)的栅极连接乃是各自电连接至所述存储单元(SZ)，其是电连接至所述奇偶校验电路(PPS)。4.如权利要求2或3所述的奇偶校验电路，其特征在于所述四个晶体管(T1至T4)为交叉耦合。5.如权利要求2至4中任一项所述的奇偶校验电路，其特征在于在所述奇偶校验电路(PPS)中，第一(T1)与第二(T2)晶体管的栅极连接是电连接至第一存储节点(SK1)，以及第三(T3)与第四(T4)晶体管的栅极连接是电连接至相关存储单元(SZ)的第二存储节点(SK2)。6.如权利要求2至5中任一项所述的奇偶校验电路，其特征在于一第一晶体管(T1)乃于一第一奇偶输出(pai)与一第二奇偶输出(paon)间连接其电流路径，以及一第二晶体管(T2)乃于一第二奇偶输入(pain)与一第一奇偶输出(pao)间连接其电流路径。7.如权利要求2至6中任一项所述的奇偶校验电路，其特征在于一第三晶体管(T3)乃于一第二奇偶输入(pain)与一第二奇偶输出(paon)间连接其电流路径，以及一第四晶体管(T4)乃于一第一奇偶输入(pai)与一第一奇偶输出(pao)间连接其电流路径。8.如权利要求2至7中任一项所述的奇偶校验电路，其特征在于所述第一晶体管(T1)的源极连接是电连接至所述第四晶体管(T4)的源极连接，且所述第二晶体管(T2)的源极连接是电连接至所述第三晶体管(T3)的源极连接；以及所述第二晶体管(T2)的漏极连接是电连接至所述第四晶体管(T4)的漏极连接，且所述第一晶体管(T1)的漏极连接是电连接至所述第三晶体管(T3)的漏极连接。9.如前述权利要求中任一项所述的奇偶校验电路，其特征在于一检测器检测一存储单元的信息状态的改变，特别是动态检测两个状态。10.如权利要求9所述的奇偶校验电路，其特征在于所述检测器是一自动状态装置，其具有一第一状态等级，其代表初始化状态；具有一第二状态等级，其代表正常运作；以及一第三状态等级，其代表一错误。11.如权利要求10所述的奇偶校验电路，其特征在于对所述检测器进行设计，因而一状态等级改变为不可逆的。12.如权利要求9至11中任一项所述的奇偶校验电路，其特征在于所述检测器具有至少两个捕捉锁(AL1、AL2)。13.如权利要求12所述的奇偶校验电路，其特征在于所述捕捉锁(AL1、AL2)各具有四个晶体管(T6至T9)与至少一逆变器(I1)，至少一第一晶体管(T6))与一第二晶体管(T7)为第一传导型。14.如权利要求13所述的奇偶校验电路，其特征在于在一捕捉锁(AL1、AL2)中的所述第一晶体管(T6)的栅极连接是电连接至输入(di)，其源极连接是电连接至接地电位(VSS)，以及其漏极连接是电连接至一第一电路节点(SCK1)；以及在所述捕捉锁(AL1、AL2)中的所述第二晶体管(T7)的源极连接是电连接至所述第一电路节点(SCK1)，其栅极连接是电连接至第二电路节点(SCK2)，以及其漏极连接是电连接至接地电位(VSS)。15.如权利要求13或14所述的奇偶校验电路，其特征在于所述第一逆变器(I1)的一输入是电连接至所述捕捉锁中的一第一电路节点(SCK1)，且其输出之一是透过一第二电路节点(SCK2)而电连接至所述捕捉锁(AL1、AL2)的所述输出。16.如权利要求13至15中任一项所述的奇偶校验电路，其特征在于在所述捕捉锁(AL1、AL2)中的所述第三(T8)与第四(T9)晶体管的传导形式与所述第一(T6)与第二(T7)晶体管的传导形式相反；以及所述第三(T8)晶体管的栅极连接是电连接至互补控制线以重新设定所述奇偶校验电路(PPS)，其源极连接是电连接至所述供应电压电位(VDD)，以及其漏极连接是电连接至一第一电路节点(SCK1)；以及所述第四晶体管(T9)的栅极连接是电连接至一第二电路节点(SCK2)，其源极连接是电连接至第一电路节点(SCK1)，以及其漏极连接是电连接至所述供应电压电位(VDD)。17.如权利要求13至16中任...

【专利技术属性】
技术研发人员：W坎普，S科佩，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]