半导体存储器件及采用其的存储模块和系统技术方案

一种半导体存储器件，包括时钟存储器，它接收外部时钟信号，并产生频率低于外部时钟信号频率的第一内部时钟信号和频率等于外部时钟信号频率的第二内部时钟信号。地址缓冲器、命令信号缓冲器和／或寄存器在第一内部时钟信号的定时处接收各输入信号。另一方面，数据缓冲器在第二内部时钟信号的定时处输入／输出数据。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种存储器件与一种存储模块和系统，特别涉及一种产生内部时钟信号的半导体存储器件与采用该半导体存储器件的存储模块和系统。
技术介绍
对于能够高速处理大量数据的计算机系统的增长的需要已经导致了高效微处理器或中央处理器(CPU)的持续发展，它们趋向以越来越高的系统时钟频率来运行。更高的系统时钟频率的使用要求之一是对于与CPU接口的数据存储器的数据容量和传输速度的增长。换句话说，存储器必须被配置成与更高频率的系统时钟信号同步运行。图1是CPU系统板100的存储控制器110和存储模块120的图解。存储控制器110分别通过一条时钟总线、一条地址总线、一条命令总线和一条数据总线向存储模块120传输时钟信号CLK、地址信号ADDR、命令信号CMD和数据DATA。存储模块120包括多个嵌入的存储芯片(如8个存储芯片)101、102、…、108，其每个与时钟总线、地址总线、命令总线和数据总线相连，如图所示。时钟信号CLK被提供给存储芯片101、102、…、108以控制该处的操作。而且当存储芯片101、102、…、108是同步的DRAM芯片时，命令信号CMD、地址信号ADDR和数据信号DATA与时钟信号CLK的边缘同步。如图1所示，数据DATA经过数据总线，通过独立的分别连往存储芯片101、102、…、108的多位数据线，对存储芯片101、102、…、108进行输入和输出。因此每条数据线的加载是一个存储芯片。相反，地址信号ADDR和命令信号CMD被共同提供给存储芯片101、102、…、108。如此，每条地址总线和命令总线要负担所有的存储芯片101、102、…、108的联合加载。如前面所建议的那样，高速CPU伴随有高频时钟信号CLK。一般，数据总线的数据DATA可能在这样的高频下被操作，因为每条数据线的加载较小(存储芯片)。另一方面，地址总线和命令总线的较高的多存储芯片的加载阻碍了这些线路的高频操作。地址总线和命令总线的加载因此会限制存储器的有效运行速度至小于系统时钟的速度。图2是传统存储模块120的方框图。在系统板上布有多条总线与微处理器(未示出)或存储控制器(未示出)相连，典型的有时钟总线、地址总线和命令总线。存储模块100包括多条存储芯片101、102、…、106、锁相环路(PLL)107和寄存器108。PLL 107从时钟总线接收时钟信号CLK并产生多个内部时钟信号ICLK0、ICLK1、…、ICLK6。这里假定这多个内部时钟信号ICLK0、ICLK1、…、ICLK6是具有相同转换速率(slew rate)和占空比而无偏移(skew)的理想信号。由于多个内部时钟信号ICLK0、ICLK1、…、ICLK6与时钟信号CLK相位同步，它们具有与时钟信号CLK相同的频率。内部时钟信号ICLK0被提供给寄存器108，而内部时钟信号ICLK1、ICLK2、…、ICLK6被提供给存储芯片101、102、…、106。在图2中，一个时钟信号被连接到一个存储芯片。然而在实际应用中，对应于一个时钟信号的存储芯片数量可能不同。寄存器108响应内部时钟信号接收地址信号ADDR和命令信号CMD并将收到的信号分别传输给存储芯片101、102、…、106。由于存储模块120只接收了一个时钟信号CLK并产生了多个内部时钟信号ICLK1、ICLK2、…、ICLK6，在高性能的系统中，内部时钟信号ICLK1、ICLK2、…、ICLK6的频率随着时钟信号CLK的频率的增加而增加。因为接收内部时钟信号ICLK1、ICLK2、…、ICLK6并响应其操作的存储芯片101、102、…、106可能由适用于高频操作的器件构成，因此这种操作不会产生问题。然而是否寄存器108能够在对应于内部时钟信号ICLK0，即，高频时钟信号CLK，的频率的定时处接收地址信号ADDR和命令信号CMD，并随后将接收到的信号与同一高频时钟信号CLK同步地传输到存储芯片101、102、…、106，这值得怀疑。同样，寄存器108的操作特点也可能将存储器的有效运行速度限制到低于系统时钟速度。
技术实现思路
本专利技术的一个目的是提供一种半导体存储器件，它能够利用地址信号和命令信号的可操作频率，即使系统时钟信号的频率被增加。本专利技术的另一个目的是提供一种系统，它具有存储器件和存储模块，即使系统时钟信号的频率被提高，它们也可以利用频率足够低的时钟信号，这种低频率适用于寄存器的操作。根据本专利技术的一个方面的半导体存储器件包括时钟缓冲器，它接收外部时钟信号，输出第一内部时钟信号(其频率低于外部时钟信号的频率)和第二内部时钟信号(其频率与外部时钟信号相同)；地址缓冲器，它在第一内部时钟信号的定时处接收地址信号；数据缓冲器，它在第二内部时钟信号的定时处输入/输出数据。根据本专利技术的另一个方面的半导体存储器件包括时钟存储器，它接收外部时钟信号和控制信号，它响应控制信号来输出第一内部时钟信号(其频率低于外部时钟信号)和第二内部时钟信号(其频率与外部时钟信号相同)；控制器，它输出控制信号来指定第一内部时钟信号相对于第二内部时钟信号频率的频率；地址缓冲器，它在第一内部时钟信号的定时处接收地址信号；命令缓冲器，它在第一内部时钟信号的定时处接收命令信号；和数据缓冲器，它在第二内部时钟信号的定时处输入/输出数据。根据本专利技术的另一个方面的半导体存储系统包括存储控制器；多条总线，连向存储控制器并传输地址信号、命令信号和数据；存储模块，带有通过多条总线与存储控制器相连的多个半导体存储器件，其中每个半导体存储器件包括(a)时钟缓冲器，此缓冲器接收外部时钟信号和控制信号，并响应控制信号来输出第一内部时钟信号(其频率低于外部时钟信号的频率)与第二内部时钟信号(其频率等于外部时钟信号的频率)，(b)控制器，它输出控制信号相对于第二内部时钟信号频率指定第一内部时钟信号频率，(c)地址缓冲器，它在第一内部时钟信号的定时处接收地址信号，(d)命令缓冲器，它在第一内部时钟信号的定时处接收命令信号，(e)数据缓冲器，它在第二内部时钟信号的定时处输入/输出数据。根据本专利技术的另一个方面的半导体存储系统包括存储控制器，它产生第一时钟信号、第二时钟信号(其频率高于第一时钟信号)、地址信号、命令信号和数据；存储模块，它有多个半导体存储器件通过总线(这些总线上有第一时钟信号、第二时钟信号、地址信号、命令信号和数据)与存储控制器相连，其中每个半导体存储器件包括(a)地址缓冲器，它在第一时钟信号的定时处接收地址信号，(b)命令缓冲器，它在第一时钟信号的定时处接收命令信号，(c)数据缓冲器，它在第二内部时钟信号的定时处输入/输出数据。根据本专利技术的另一个方面的系统包括多条总线，它们分别传输第一时钟信号、第二时钟信号、地址信号和命令信号，其中第一时钟信号的频率不同于第二时钟信号的频率；该系统还包括存储模块，它与多条总线相连并包含多个存储芯片，其中每个存储芯片包括(a)地址缓冲器，它与第一时钟信号的总线和地址信号的总线相连，并在第一时钟信号的定时处接收地址信号，(b)命令缓冲器，它与第一时钟信号的总线和命令信号的总线相连，并在内部时钟信号的定时处接收命令信号，(c)数据缓冲器，它与第二时钟信号的总线相连，并在第二时钟信号的定时处输入/输出数据。根据本专利技术的本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：时钟缓冲器，它接收外部时钟信号，输出频率低于外部时钟信号频率的第一内部时钟信号和频率等于外部时钟信号频率的第二内部时钟信号；地址缓冲器，它在第一内部时钟信号的定时处接收地址信号；数据缓冲器，它在第二内部时钟信号的定时处输入／输出数据。

【技术特征摘要】
KR 2000-9-5 52377/00;KR 2000-12-20 79186/001.一种半导体存储器件，包括时钟缓冲器，它接收外部时钟信号，输出频率低于外部时钟信号频率的第一内部时钟信号和频率等于外部时钟信号频率的第二内部时钟信号；地址缓冲器，它在第一内部时钟信号的定时处接收地址信号；数据缓冲器，它在第二内部时钟信号的定时处输入/输出数据。2.如权利要求1所述的半导体存储器件，还包括命令缓冲器，它在第一内部时钟信号的定时处接收命令信号。3.如权利要求1所述的半导体存储器件，其中第一内部时钟信号的周期是外部时钟信号周期的整数倍。4.如权利要求1所述的半导体存储器件，其中数据缓冲器接收数据选通信号，并在数据选通信号的每个上升和下降沿输入/输出数据。5.一种半导体存储器件，包括时钟缓冲器，它接收外部时钟信号和控制信号，响应控制信号，输出频率低于外部时钟信号频率的第一内部时钟信号和频率等于外部时钟信号频率的第二内部时钟信号；控制器，它输出控制信号，指定相对于第二内部时钟信号的频率的第一内部时钟信号的频率；地址缓冲器，它在第一内部时钟信号的定时处接收地址信号；命令缓冲器，它在第一内部时钟信号的定时处接收命令信号；数据缓冲器，它在第二内部时钟信号的定时处输入/输出数据；6.如权利要求5所述的半导体存储器件，其中控制器包括模式寄存器组。7.如权利要求5所述的半导体存储器件，其中在半导体存储器件上电或取消半导体存储器件的断电模式时，由控制器产生控制信号。8.如权利要求5所述的半导体存储器件，其中控制信号指定第一内部时钟信号要与外部时钟信号的上升或下降沿的哪个同步。9.如权利要求5所述的半导体存储器件，其中数据缓冲器接收数据选通信号，并在数据选通信号的每个上升或下降沿输入/输出数据。10.如权利要求5所述的半导体存储器件，其中第一内部时钟信号的周期是外部时钟信号周期的整数倍。11.一种半导体存储系统，包括存储控制器；多条总线，它们被连接到存储控制器并传输地址信号、命令信号和数据；带有通过多条总线连接到存储控制器的多个半导体存储器件的存储模块，其中每个半导体存储器件包括(a)时钟缓冲器，此缓冲器接收外部时钟信号和控制信号，并响应控制信号来输出其频率低于外部时钟信号的频率的第一内部时钟信号与其频率等于外部时钟信号的频率的第二内部时钟信号，(b)控制器，它输出控制信号指定第一内部时钟信号相对于第二内部时钟信号频率的频率，(c)地址缓冲器，它在第一内部时钟信号的定时处接收地址信号，(d)命令缓冲器，它在第一内部时钟信号的定时处接收命令信号，(e)数据缓冲器，它在第二内部时钟信号的定时处输入/输出数据。12.如权利要求11所述的半导体存储系统，其中存储控制器由微处理器实现。13.如权利要求11所述的半导体存储系统，其中控制器包括模式寄存器组。14.如权利要求11所述的半导体存储系统，其中在半导体存储器件上电或取消半导体存储器件的断电模式时，由控制器产生控制信号。15.如权利要求11所述的半导体存储系统，其中控制信号指定第一内部时钟信号要与外部时钟信号的上升或下降沿的哪个同步。16.如权利要求15所述的半导体存储系统，其中数据缓冲器接收数据选通信号，并在数据选通信号的每个上升和下降沿输入/输出数据。17.如权利要求11所述的半导体存储系统，其中第一内部时钟信号的周期是外部时钟信号周期的整数倍。18.一种半导体存储系统，包括存储控制器，它产生第一时钟信号、频率高于第一时钟信号频率的第二时钟信号、地址信号、命令信号和数据；存储模块，它有通过总线与存储控制器相连的多个半导体存储器件，这些总线上有第一时钟信号、第二时钟信号、地址信号、命令信号和数据，其中每个半导体存储器件包括(a)地址缓冲器，它在第一时钟信号的定时处接收地址信号，(b)命令缓冲器，它在第一时钟信号的定时处接收命令信号，(c)数据缓冲器，它在第二内部时钟信号的定时处输入/输出数据。19.如权利要求18所述的半导体存储系统，其中存储控制器由微处理器实现。20.如权利要求18所述的半导体存储系统，其中数据缓冲器接收数据选通信号，并在数据选通信号的每个上升和下降沿输入/输出数据。21.一种系统，包括多条总线，它们分别传输第一时钟信号、第二时钟信号、地址信号和命令信号，其中第一时钟信号的频率与第二时钟信号的频率不同；存储模块，它与多条总线相连，并包含多个存储芯片，其中每个存储芯片包括(a)地址缓冲器，它与第一时钟信号的总线和地址信号的总线相连，并在第一时钟信号的定时处接收地址信号，(b)命令缓冲器，它与第一时钟信号的总线和命令信号的总线相连，并在内部时钟信号的定时处接收命令信号，(c)数据缓冲器，它与第二时钟信号的总线相连，并在第二时钟信号的定时处输入/输出数据。22.如权利要求21所述的系统，还包括存储控制器，它提供第一时钟信号、第二时钟信号、地址信号和命令信号。23.如权利要求21所述的系统，其中第一时钟信号的频率低于第二时钟信号的频率。24.如权利要求21所述的系统，其中存储模块包括至少两个模块引脚，用于接收第一和第二时钟信号。25.一种系统，包括多条总线，它们分别传输第一时钟信号、第二时钟信号、地址信号和命令信号，其中第一时钟信号的频率不同于第二时钟信号的频率；存储模块，它与多条总线相连，并包括(a)寄存器，它连向第一时钟信...

【专利技术属性】
技术研发人员：李东阳，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]