具有伪存储单元的静态半导体存储装置制造方法及图纸

该ＳＲＡＭ的伪存储单元（３）将正常存储单元（２）的负载用第１及第２Ｐ沟道ＭＯＳ晶体管（２１，２２）用第１及第２Ｎ沟道ＭＯＳ晶体管（２７，２８）置换，向Ｎ沟道ＭＯＳ晶体管（２７）的栅极及源极分别施加电源电位及接地电位。字线（ＷＬ）若上升到“Ｈ”电平，则存取用的第３及第４Ｎ沟道ＭＯＳ晶体管（２５，２６）导通，从伪位线（ＤＢＬ）经由第３Ｎ沟道ＭＯＳ晶体管（２５，２３，２７）、第１Ｎ沟道ＭＯＳ晶体管、驱动用的第５Ｎ沟道ＭＯＳ晶体管向接地电位（ＧＮＤ）线流出电流。从而，伪位线（ＤＢＬ）的电位降低速度变得比位线（ＢＬ或／ＢＬ）的电位降低速度更快。因而，可容易地优化动作定时，提高动作容限。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及静态半导体存储装置，具体地说，涉及具有在字线和第1及第2位线的交差部配置的存储单元以及在字线和第1及第2伪位线的交差部配置的伪存储单元的静态半导体存储装置。
技术介绍
以前，为了实现静态随机存取存储器(以下称为SRAM)的高速化及低功率消耗，提出有采用伪存储单元的方法。例如特开平11-339476号专利中公开了设置伪存储单元的方法，当令与地址信号对应的字线为选择电平时，伪存储单元与正常存储单元同时被激活，输出规定的读出信号。根据该方法，若令字线为选择电平，则根据该字线对应的伪存储单元，读出信号的电平发生变化。响应该读出信号的电平变化，将字线降到非选择电平，使读出放大器激活，读出数据信号。从而，通过消除多余的位线的放电，实现低消耗功率，优化读出放大器的激活定时和预充电的激活定时，可缩短读出循环时间。通常，为了存储单元的高集成化须尽可能减小存储单元内的晶体管尺寸，因而位线的电位由存储单元下拉时的电位变化速度变缓，位线对间的电位差变得很小。因而，采用高灵敏度的差动型读出放大器电路来检测位线对间的微小电位差，检测读出数据信号，可实现读出动作的高速化。但是，特开平11-339476号的方法中，根据选择的字线激活的伪存储单元只有一个，因而，传送来自伪存储单元的读出信号的信号线即伪位线的电位变化的定时变成与正常位线的电位变化的定时相同。由于伪位线的电位变化也变得很小，若要用例如反相器等的电平检测电路检测读出信号，伪位线的电位下拉到该反相器的阈值电位以下必须花费很长的时间，有无法获得最佳定时的问题。另外，若激活的伪存储单元只有一个，则必须考虑选择的伪存储单元从位线吸收的电流值的波动和正常存储单元的吸收电流的波动，以确保容限。随着规模增加必须进行更精细的加工，加工形状的波动和不纯物注入的注入量的波动程度变大，晶体管特性的偏移变大。随着低电压化，该偏移的程度进一步变大。因而，伪存储单元内的晶体管的特性在单元间内发生偏移。例如，根据某选择驱动的字线激活的伪存储单元，其晶体管特性向好的方面偏移时，伪位线的电位变化加快，相反，正常存储单元的晶体管特性向坏的方面偏移时，正常位线的电位变化变缓，下拉字线的定时和激活读出放大器的定时过早，有产生误动作的危险性。为了避免该危险性，若确保在最坏条件下也可稳定动作的容限，则读出信号的检测定时进一步延迟，有无法实现期望的高速化和降低消耗功率的问题。文献(ISSCC2001，“Universal-Vdd 0.65-2.0V 32kb Cache using Voltage-Adapted Timing-Generation Scheme and a Lithographical-symmetric Cell”)中考虑了上述的问题点，作出了以下努力，即，通过多个伪存储单元下拉伪位线，均化晶体管特性的偏移，提早读出信号的输出定时。但是，该文献中，由于伪存储单元由伪字线激活，伪位线以比正常存储单元的激活定时早的定时被下拉。从而，对于偏移，通过多个伪存储单元均化下拉速度虽然可提高容限，但是必须考虑伪字线及正常字线的上升定时的差进行设计，当变更存储单元阵列的构成时，有必须重新设计定时的问题。为了与系统LSI等要求的多种位·字结构对应，必须个别地设计最佳定时，使得设计、开发周期延长。
技术实现思路
因此，本专利技术的主要目的是提供可容易地优化动作定时、动作容限高的静态半导体存储装置。本专利技术的静态半导体存储装置包括在字线和第1及第2位线的交差部配置的存储单元，和在字线和第1及第2伪位线的交差部配置的伪存储单元。存储单元包含负载用的2个P沟道MOS晶体管、驱动用的2个N沟道MOS晶体管以及存取用的2个N沟道MOS晶体管，响应字线被改变到选择电平，预充电到电源电位的第1及第2位线中的任一位线经由存取用的1个N沟道MOS晶体管和驱动用的1个N沟道MOS晶体管下拉到接地电位。伪存储单元包括与负载用的2个P沟道MOS晶体管对应设置的第1及第2N沟道MOS晶体管，与驱动用的2个N沟道MOS晶体管对应设置的第3及第4N沟道MOS晶体管，以及存取用的第5及第6N沟道MOS晶体管，响应字线被改变到选择电平，预充电到电源电位的第1及第2伪位线中的第1伪位线经由第5N沟道MOS晶体管和第1～第4N沟道MOS晶体管中并联的至少2个N沟道MOS晶体管，下拉到接地电位。从而，与第1或第2位线的电位相比，第1伪位线的电位下降更快，可容易地优化字线改变成非选择电平的定时等。另外，由于通过与存取用的第5N沟道MOS晶体管P并联的至少2个N沟道MOS晶体管来下拉第1伪位线的电位，因而，即使伪存储单元内的第1～第6N沟道MOS晶体管的特性偏移，也可通过均化偏移来降低偏移的程度，可以提高动作容限。附图说明图1是表示本专利技术的实施例1的SRAM的全体构成的电路方框图。图2是表示图1所示SRAM的动作的时序图。图3是表示图1所示存储单元的构成的电路图。图4A-4C表示图3所示存储单元的布局。图5是表示图1所示伪存储单元的构成的电路图。图6A-6C表示图5所示伪存储单元的布局。图7表示实施例1的变更例的电路图。图8A-8C表示表示图7所示伪存储单元的布局。图9是表示实施例1的其他变更例的电路图。图10是表示实施例1的其他变更例的电路图。图11是表示实施例1的其他变更例的电路图。图12A-12C表示图11所示伪存储单元的布局。图13是表示实施例1的其他变更例的电路图。图14是表示实施例1的其他变更例的电路图。图15A-15C表示图14所示伪存储单元的布局。图16是表示实施例1的其他变更例的电路图。图17是表示图1所示SRAM的布局的方框图。图18是表示实施例1的其他变更例的方框图。图19是表示实施例1的其他变更例的方框图。图20是表示实施例1的其他变更例的方框图。图21是表示实施例1的其他变更例的方框图。图22是表示实施例1的其他变更例的方框图。图23是表示本专利技术的实施例2的SRAM的全体构成的电路方框图。图24是表示本专利技术的实施例3的SRAM的全体构成的方框图。图25是表示实施例3的变更例的电路方框图。具体实施例方式实施例1图1是表示本专利技术的实施例1的SRAM的全体构成的电路方框图。图1中，该SRAM包括存储单元阵列1，预充电电路4及列选择栅极6。存储单元阵列1包括多行(图中为8行)多列配置的多个存储单元(MC)2，分别与8行对应设置的8根字线WL0～WL7，分别与多列对应设置的多个位线对BL、/BL。各存储单元2与对应的字线WL和对应的位线对BL、/BL连接，存储1个数据信号。另外，存储单元阵列1包括8行1列配置的8个伪存储单元(DC)3和伪位线对DBL、/DBL。伪存储单元(DC)3与对应的字线WL和伪位线对DBL、/DBL连接，响应对应的字线WL被改变成选择电平的「H」电平，将伪位线DBL的电位下拉到「L」电平。伪存储单元3的电流驱动力设置成比存储单元2的电流驱动力大的值。预充电电路4包括与位线BL、/BL、DBL、/DBL分别对应设置的P沟道MOS晶体管5。P沟道MOS晶体管5连接到电源电位VDD线和对应的位线BL、/BL、DBL或/DBL的一端之间，该栅极接受位线预充电信号/PR。位线预充电信号/PR变成激活电平的「L」电平本文档来自技高网...

【技术保护点】
一种静态半导体存储装置，包括：在字线和第１及第２位线的交差部配置的存储单元，和在所述字线和第１及第２伪位线的交差部配置的伪存储单元；所述存储单元包括：负载用的２个Ｐ沟道ＭＯＳ晶体管、驱动用的２个Ｎ沟道ＭＯＳ晶体管以及存取用的２个Ｎ沟道Ｍ ＯＳ晶体管；响应字线被改变到选择电平，预充电到电源电位的所述第１及第２位线中的任一位线的电位经由存取用的１个Ｎ沟道ＭＯＳ晶体管和驱动用的１个Ｎ沟道ＭＯＳ晶体管下拉到接地电位；所述伪存储单元包括：与负载用的２个Ｐ沟道ＭＯＳ晶体管对应设置的 第１及第２Ｎ沟道ＭＯＳ晶体管、与驱动用的２个Ｎ沟道ＭＯＳ晶体管对应设置的第３及第４Ｎ沟道ＭＯＳ晶体管以及存取用的第５及第６Ｎ沟道ＭＯＳ晶体管；响应所述字线被改变到选择电平，预充电到所述电源电位的所述第１及第２伪位线中的第１伪位线经由所述第５Ｎ沟道ＭＯＳ晶体管和所述第１～第４Ｎ沟道ＭＯＳ晶体管中并联的至少２个Ｎ沟道ＭＯＳ晶体管，下拉到所述接地电位。

【技术特征摘要】
【国外来华专利技术】JP 2002-8-9 232774/021.一种静态半导体存储装置，包括在字线和第1及第2位线的交差部配置的存储单元，和在所述字线和第1及第2伪位线的交差部配置的伪存储单元；所述存储单元包括负载用的2个P沟道MOS晶体管、驱动用的2个N沟道MOS晶体管以及存取用的2个N沟道MOS晶体管；响应字线被改变到选择电平，预充电到电源电位的所述第1及第2位线中的任一位线的电位经由存取用的1个N沟道MOS晶体管和驱动用的1个N沟道MOS晶体管下拉到接地电位；所述伪存储单元包括与负载用的2个P沟道MOS晶体管对应设置的第1及第2N沟道MOS晶体管、与驱动用的2个N沟道MOS晶体管对应设置的第3及第4N沟道MOS晶体管以及存取用的第5及第6N沟道MOS晶体管；响应所述字线被改变到选择电平，预充电到所述电源电位的所述第1及第2伪位线中的第1伪位线经由所述第5N沟道MOS晶体管和所述第1～第4N沟道MOS晶体管中并联的至少2个N沟道MOS晶体管，下拉到所述接地电位。2.如权利要求1所述的静态半导体存储装置，其特征在于所述第1及第3N沟道MOS晶体管并联到规定结点和所述接地电位线之间，它们的栅极都接收所述电源电位，所述第5N沟道MOS晶体管连接到所述第1伪位线和所述规定结点之间，其栅极与所述字线连接。3.如权利要求2所述的静态半导体存储装置，其特征在于所述第2及第4N沟道MOS晶体管的栅极都连接到所述规定结点，所述第2、4及第6N沟道MOS晶体管的第1电极连接到所述第1及第3N沟道MOS晶体管的栅极。4.如权利要求2所述的静态半导体存储装置，其特征在于所述第2N沟道MOS晶体管的第1电极连接到所述规定结点，其栅极接收所述电源电位，所述第4N沟道MOS晶体管连接到所述规定结点和所述接地电位线之间，其栅极接收所述电源电位，所述第6N沟道MOS晶体管的第1电极连接到所述规定结点，其栅极接收所述电源电位。5.如权利要求4所述的静态半导体存储装置，其特征在于所述第2N沟道MOS晶体管的第2电极接收所述接地电位。6.如权利要求1所述的静态半...

【专利技术属性】
技术研发人员：渡边哲也，新居浩二，中濑泰伸，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]