采用了冗余方式的半导体存储器制造技术

在ＳＤＲＡＭ中包含的判定电路（１２）根据来自冗余行译码器（２４）和冗余列译码器（２８）的信号（／ＲＲＥ１、／ＲＲＥ２、／ＣＲＥ１、／ＣＲＥ２），判定是否有地址信号未被编程的编程电路，经输出缓冲器（１３）和信号输出端子（Ｔ１）将与判定结果对应的电平的信号（／ＲＥＩ）输出到外部。因而，即使在ＳＤＲＡＭ已被封装后，通过检测在端子（Ｔ１）上呈现的信号（／ＲＥ）的电平，也可容易地知道是否能修复。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】
(一)专利
本专利技术涉及半导体存储器，特别是涉及采用了以备用存储单元来置换不良的存储单元的冗余方式的半导体存储器。(二)现有技术迄今为止，在动态随机存取存储器(以下称为DRAM)那样的半导体存储器中，采用了以备用的行或列来置换不良的行或列的冗余方式。在半导体存储器中，设置了对与不良的行或列对应的地址信号进行编程用的多个熔断器，在晶片状态下使用激光使这些熔断器熔断。在输入了由多个熔断器进行了编程的地址信号的情况下，选择备用的行或列来代替不良的行或列。因而，按照冗余方式，可补救具有不良的行或列的半导体存储器，可谋求提高半导体存储器的成品率。但是，有在对半导体存储器进行了封装后发现不良的行或列的情况，用现有的冗余方式不能补救这样的情况。因此，最近研究了通过使用用高电压进行熔断的电熔断器、即使在对半导体存储器进行了封装后也能用备用的行或列来置换不良的行或列的冗余方式。特别是在如服务器那样的必须维持高可靠性的系统中，要求在对半导体存储器进行了封装后也能补救该半导体存储器的冗余方式作为提高系统的可靠性的一环。(三)专利技术概述因此，本专利技术的主要的目的在于提供在进行了封装后也能容易地检测是否能用备用存储单元来置换不良的存储单元的半导体存储器。在本专利技术的半导体存储器中，设置了多个存储单元，分别预先对其分配了固有的地址信号；备用存储单元，用来与多个存储单元中的不良的存储单元进行置换；译码器，按照从外部供给的地址信号，选择多个存储单元中的某一存储单元；编程电路，包含用来对不良的存储单元的地址信号进行编程的至少1个第1熔断器，根据利用至少1个第2熔断器对从外部供给的地址信号进行了编程这一点，使译码器非激活，同时选择备用存储单元；写入/读出电路，用来进行已被选择的存储单元和备用存储单元的数据信号的写入/读出；以及第1判定电路，判定在编程电路中是否对地址信号进行了编程并输出与判定结果对应的电平的信号。因而，通过检测第1判定电路的输出信号的电平，即使在对半导体存储器进行了封装后也能容易地知道是否能用备用存储单元来置换不良的存储单元。此外，较为理想的是，设置多组备用存储单元和上述编程电路，第1判定电路判定是否有未对地址信号进行编程的编程电路并输出与判定结果对应的电平的信号。此时，通过检测第1判定电路的输出信号的电平，可知道在多个编程电路中是否有未对地址信号进行编程的编程电路，可容易地知道是否能用备用存储单元来置换不良的存储单元。此外，较为理想的是，还设置第2判定电路，该第2判定电路判定是否有对在半导体存储器进行了封装后发现的不良的存储单元的地址信号进行了编程的编程电路并输出与判定结果对应的电平的信号。此时，可防止在2个以上的编程电路中对相同的地址信号进行编程，可防止同时选择2个以上的备用存储单元。此外，较为理想的是，在由第2判定电路判定为有对在半导体存储器进行了封装后发现的不良的存储单元的地址信号进行了编程的编程电路的情况下，第1判定电路与有否未对地址信号进行编程的编程电路无关地判定为没有未对地址信号进行编程的编程电路。此时，通过只检测第1判定电路的输出信号的电平，可知道在多个编程电路中是否有未对地址信号进行编程的编程电路，而且可防止同时选择2个以上的备用存储单元。此外，较为理想的是，还包含第2熔断器和设置多个寄存器，第2熔断器分别与多个编程电路对应地被设置，在对应的编程电路中对地址信号进行了编程的情况下分别被熔断，多个寄存器在该第2熔断器被熔断了的情况下输出第1电平的信号，在该第2熔断器未被熔断的情况下输出第2电平的信号，第1判定电路根据多个寄存器的输出信号进行判定。此时，通过检测多个寄存器的输出信号的电平，可知道在多个编程电路中是否有未对地址信号进行编程的编程电路。此外，较为理想的是，还设置数据输入输出端子和切换电路，数据输入输出端子用来在写入/读出电路与外部之间进行数据信号的授受，切换电路在读出模式时将由写入/读出电路读出的数据信号供给数据输入输出端子，在判定模式时将第1判定电路的输出信号供给数据输入输出端子。此时，可经数据输入输出端子将第1判定电路的输出信号取出到外部，没有必要另外设置将第1判定电路的输出信号取出到外部的端子。此外，较为理想的是，还设置熔断电路，该熔断电路用来有选择地熔断至少1个第1熔断器，对不良的存储单元的地址信号进行编程。此时，即使在对半导体存储器进行了封装后也能容易地用备用存储单元来置换不良的存储单元。此外，较为理想的是，还设置熔断电压发生电路，该熔断电压发生电路生成使第1熔断器熔断用的熔断电压并经熔断电路将其供给第1熔断器。此时，没有必要另外对半导体存储器提供使熔断器熔断用的熔断电压。(四)附图的简单说明附图说明图1是示出本专利技术的实施例1的SDRAM的整体结构的框图。图2是示出图1中已示出的存储器阵列的结构的电路框图。图3是示出图1中已示出的行选择电路和列选择电路的结构的框图。图4是示出图3中已示出的冗余行译码器的结构的电路框图。图5是示出图4中已示出的编程电路的结构的电路图。图6是示出图4中已示出的寄存器的结构的电路图。图7是示出图3中已示出的冗余列译码器的结构的电路框图。图8是示出图1中已示出的判定电路的结构的电路图。图9A～图9F是示出图1～图8中已示出的SDRAM的行修复启动判定模式时的工作的时序图。图10是示出本专利技术的实施例2的SDRAM的判定电路的结构的电路图。图11是示出本专利技术的实施例3的SDRAM的判定电路的主要部分的电路框图。图12A～图12J是示出图11中已说明的SDRAM的行修复启动判定模式时的工作的时序图。图13是示出本专利技术的实施例4的SDRAM的主要部分的电路图。图14是示出本专利技术的实施例5的SDRAM的主要部分的框图。图15是示出图14中已示出的熔断电压发生电路的结构的电路框图。图16A～图16G是示出图14和图15中已示出的SDRAM的行修复模式时的工作的时序图。专利技术的实施方式[实施例1]图1是示出本专利技术的实施例1的同步DRAM(以下，称为SDRAM)的整体结构的框图。在图1中，该SDRAM具备时钟缓冲器1；控制信号缓冲器2；控制信号闩锁电路3；地址缓冲器4；地址闩锁电路5；指令译码器6；存储器阵列7；行选择电路8；列选择电路9；输入缓冲器10；输出缓冲器11；判定电路12；以及输出缓冲器13。时钟缓冲器1根据信号CKE成为激活电平的高电平而被激活，使外部时钟信号CLK传递到控制信号闩锁电路3、地址闩锁电路5等。控制信号缓冲器2和控制信号闩锁电路3与来自时钟缓冲器1的外部时钟信号CLK同步地使外部控制信号/CS、/RAS、/CAS、/WE、DQM传递到指令译码器6。地址缓冲器4和地址闩锁电路5与来自时钟缓冲器1的外部时钟信号CLK同步地使外部地址信号A0～Am(其中，m是0以上的整数)传递到行选择电路8和列选择电路9。指令译码器6按照来自控制信号闩锁电路3的外部控制信号/CS、/RAS、/CAS、/WE、DQM生成各种内部控制信号，来控制SDRAM整体。存储器阵列7如图2中所示，包含存储器块7a和读出放大器+输入输出控制电路7b。存储器块7a包含配置成多行多列(在图2中，为了简单起见，假定为3行3列)的多个存储单元MC；分别与规定数(在图2中为2)的行对应地本文档来自技高网...

【技术保护点】
一种采用了冗余方式的半导体存储器，其特征在于，具备： 多个存储单元（ＭＣ），分别预先对其分配了固有的地址信号； 备用存储单元（ＭＣ），用来与上述多个存储单元（ＭＣ）中的不良的存储单元（ＭＣ）进行置换； 译码器（８、９），按照从外部供给的地址信号，选择上述多个存储单元（ＭＣ）中的某一存储单元（ＭＣ）； 编程电路（３１ａ、３１ｂ、５１ａ、５１ｂ），包含用来对不良的存储单元（ＭＣ）的地址信号进行编程的至少１个第１熔断器（Ｆ０～Ｆｍ），根据利用上述至少１个第１熔断器（Ｆ０～Ｆｍ）对从外部供给的地址信号进行了编程这一点，使上述译码器（８、９）非激活，同时选择上述备用存储单元（ＭＣ）； 写入／读出电路（７ｂ、１０、１１），用来进行由上述译码器（８、９）已被选择的存储单元（ＭＣ）和由上述编程电路（３１ａ、３１ｂ、５１ａ、５１ｂ）已被选择的备用存储单元（ＭＣ）的数据信号的写入／读出；以及 第１判定电路（１２），判定在上述编程电路（３１ａ、３１ｂ、５１ａ、５１ｂ）中是否对地址信号进行了编程并输出与判定结果对应的电平的信号。

【技术特征摘要】
JP 2001-3-21 79767/011.一种采用了冗余方式的半导体存储器，其特征在于，具备多个存储单元(MC)，分别预先对其分配了固有的地址信号；备用存储单元(MC)，用来与上述多个存储单元(MC)中的不良的存储单元(MC)进行置换；译码器(8、9)，按照从外部供给的地址信号，选择上述多个存储单元(MC)中的某一存储单元(MC)；编程电路(31a、31b、51a、51b)，包含用来对不良的存储单元(MC)的地址信号进行编程的至少1个第1熔断器(F0～Fm)，根据利用上述至少1个第1熔断器(F0～Fm)对从外部供给的地址信号进行了编程这一点，使上述译码器(8、9)非激活，同时选择上述备用存储单元(MC)；写入/读出电路(7b、10、11)，用来进行由上述译码器(8、9)已被选择的存储单元(MC)和由上述编程电路(31a、31b、51a、51b)已被选择的备用存储单元(MC)的数据信号的写入/读出；以及第1判定电路(12)，判定在上述编程电路(31a、31b、51a、51b)中是否对地址信号进行了编程并输出与判定结果对应的电平的信号。2.如权利要求1中所述的半导体存储器，其特征在于设置了多组上述备用存储单元(MC)和上述编程电路(31a、31b、51a、51b)，上述第1判定电路(12)判定是否有未对地址信号进行编程的编程电路(31a、31b、51a、51b)并输出与判定结果对应的电平的信号。3.如权利要求2中所述的半导体存储器，其特征在于还具备第2判定电路(70)，该第2判定电路(70)判定是否有对在上述半导体存储器进行了封装后发现的不良的存储单元(MC)的地址信号进行了编程的编程电路(31a、31b、51a、51b)并输出与判定结果对应的电平的信号。4.如权利要求3中所述的半导体存储器，其特征在于在由上述第2判定电路(70)判定为有对在上述半导体存储器进行了封装后发现的不良的存储单元(M...

【专利技术属性】
技术研发人员：有木卓弥，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]