延迟控制电路及延迟控制方法技术

一种包括存储单元阵列和输出缓冲器的存储器件，该缓冲器从存储单元阵列接收已编址的数据，并根据延迟信号输出数据。延迟电路基于ＣＡＳ延迟信息，有选择地使至少一个传送信号与至少一个采样信号相关联，以在相关联的采样与传送信号之间产生需要的定时关系。延迟电路依照至少一个采样信号存储所读信息，并基于与存储所读信息时所用的采样信号相关联的传送信号，产生延迟信号。

【技术实现步骤摘要】

本专利技术涉及一种存储器件、延迟电路、延迟信号产生方法以及控制存储器件数据输出方法。相关申请数据这是2002年10月30日提出的申请号为10/283,124的申请的部分继续申请；因此通过引用将其全部内容合并于此。
技术介绍
图1说明现有技术的存储器件的方框图。存储器件100包括存储单元阵列110、时钟同步电路模块120、读指令路径模块130、数据输出缓冲器140、模式寄存器150以及延迟(latency)电路160。操作时，数据写进存储单元阵列110并从存储单元阵列110读出。如果向存储器件110发出读指令，将根据从外部接收的地址从存储单元阵列110读出数据。缓冲器116接收并临时存储地址。行解码器112接收存储的地址，并从地址中解码出存储单元阵列110的行地址。列解码器114接收存储的地址，并从地址中解码出存储单元阵列110的列地址。存储单元阵列110输出以该行和列地址编址的数据。数据输出缓冲器140接收从存储单元阵列110输出的数据，并根据来自延迟电路160的延迟信号和内部数据输出时钟信号CLKDQ输出数据。时钟同步电路模块120根据外部时钟信号ECLK，产生数据输出时钟信号CLKDQ。外部时钟信号ECLK为存储器件100的多数指令充当参考时钟信号。确切地，多数指令与外部时钟信号ECLK同步地发向存储器件100。如图1所示，时钟同步电路模块120是延迟锁定环(DLL，Delayed locked loop)电路。DLL电路120包括可变延时器122、数据输出缓冲器副本124以及鉴相器126。DLL电路120是一个著名的电路，如美国专利号5,614,855所描述，这里并不详细描述。DLL电路120产生数据输出时钟信号CLKDQ作为外部时钟信号ECLK的相位超前版本(phase lead version)。即，数据输出时钟信号CLKDQ具有与外部时钟信号ECLK相同的频率，但数据输出时钟信号CLKDQ的脉冲领先于外部时钟信号ECLK的脉冲一个数据输出时间间隔tSAC。数据输出时间是数据输出缓冲器140输出数据所需时间的量度。相应地，DLL电路120与外部时钟ECLK同步地将数据从数据输出缓冲器140输出。读指令路径模块130接收读指令和外部时钟信号ECLK。内部时钟发生器132接收外部时钟信号ECLK，并根据外部时钟信号ECLK产生内部时钟信号PCLK。确切地，内部时钟信号PCLK是外部时钟信号ECLK的缓冲的版本。因此，内部时钟信号PCLK具有与外部时钟信号ECLK相同的频率，且内部时钟信号PCLK摇摆(swing)的电平是相对外部时钟信号ECLK有延迟的CMOS电平(VSS-VCC)缓冲信号。内部时钟信号PCLK用于控制存储器件100中的外围电路(未示出)，如数据读出放大器、数据多路复用器等等。在读指令路径模块130中的读指令缓冲器134接收读指令和内部时钟信号PCLK。读指令缓冲器134与内部时钟信号PCLK同步地输入读指令，并输出提供给延迟电路160的内部读信号PREAD。存储器件100有几个操作模式。模式寄存器150存储发到存储器件100的模式寄存器组(MRS，mode register set)指令。MRS指令表示存储器件100的模式。CAS延迟信息由MRS指令确定。CAS延迟信息表示CAS延迟模式，其是在收到读指令或列地址直到由存储器件100输出数据之间外部时钟信号ECLK应发生的时钟周期数。换种说法，在收到读指令(与读指令一起发出的列地址)之后，在CAS延迟数量个时钟周期内从存储器件中输出数据。延迟电路160从模式寄存器150接收CAS延迟信息，并产生延迟信号，这样使数据输出缓冲器140能按照需要的CAS延迟输出数据。更具体地，当延迟信号使能时，数据输出缓冲器140响应数据输出时钟信号CLKDQ，输出所存储的数据。图2说明现有技术的延迟电路160。如图所示，延迟电路160包括级联的第一、第二和第三D型触发器(D-flip flop)215、225和235。每个D型触发器在其时钟输入时接收数据输出时钟信号CLKDQ。内部读信号PREAD提供给第一D型触发器215的D输入端。内部读信号PREAD和每个第一到第三D型触发器215、225和235的Q输出端分别与第一到第四切换开关210、220、230和240相连。第一到第四切换开关210、220、230和240分别由从CAS延迟信息解码得到的CAS延迟指示(indicator)CL1、CL2、CL3和CL4控制。即，CAS延迟信息是表示CAS延迟模式的N个比特。该N个比特由简单逻辑解码器(未示出)解码以产生与每个CAS延迟模式相关联的CAS延迟指示CL1-CL4。将会看到，对应于激活的CAS延迟模式的CAS延迟指示将是，例如，逻辑高，而其它CAS延迟指示将是逻辑低。第一到第四切换开关210、220、230和240的输出充当延迟信号。操作时，只有一个CAS延迟模式将是逻辑高；因此，只有第一到第四切换开关210、220、230和240之一将传送作为延迟信号输出的信号。例如，当CAS延迟是1时，CL1是逻辑高并打开第一切换开关210。这时，其它CAS延迟指示CL2、CL3和CL4是逻辑低。然后通过第一切换开关210传送内部读信号作为延迟信号。当CAS延迟是2(即CL等于2)时，则CL2为逻辑高，而CL1、CL3和CL4是逻辑低。这样，通过第一D型触发器215和第二切换开关220传送内部读信号PREAD作为延迟信号。第一D型触发器215由数据输出时钟信号CLKDQ触发，并延迟作为延迟信号而输出的内部读信号PREAD大约一个时钟周期。当CAS延迟是3或4时的操作与上面讨论的CAS延迟是2时的类似，因此为简洁不再重复。此外，应该了解，可用更多的D型触发器和切换开关处理大于4的CAS延迟。图3A说明CAS延迟是1时读操作的定时图。在时钟周期C0，发出读指令310，在一个内部延迟时间间隔tREAD之后由读指令路径模块130产生内部读信号PREAD。然后响应上面关于图2讨论的内部读信号PREAD而使能延迟信号。如图3A进一步所示，DLL电路120产生数据输出时钟信号CLKDQ，这样，数据输出时钟信号CLKDQ的上升沿将外部时钟信号ECLK的上升沿提前一段时间间隔tSAC，这里时间间隔tSAC等于使能从数据输出缓冲器140数据输出与来自存储器件100的实际数据输出之间的延迟。如上述关于图1进一步的讨论，数据输出缓冲器140仅在使能了延迟信号时，由数据输出时钟信号CLKDQ触发输出数据。因为本例中CAS延迟已设为1，延迟信号在接收到数据输出时钟信号CLKDQ之前已被使能。结果，当接收到读指令310时，与外部时钟信号ECLK的时钟脉冲C0之后的第一个时钟脉冲CL1同步地，从存储器件100输出数据。时间延迟tREAD和tSAC是根据当前处理技术设置的内部延迟。最小化这些延迟将改善关于延迟信号在接收到数据输出时钟信号CLKDQ之前何时必须使能的定时容限(timingmargin)。随着操作频率升高(即，外部时钟信号ECLK频率升高)时，外部时钟信号ECLK的时钟脉冲之间的周期减小。这减小了提供延迟信号的定时容限。结果，高于一定的操作频率的情况下，延迟信本文档来自技高网...

【技术保护点】
一种存储器件，包括：存储单元阵列；输出缓冲器，从存储单元阵列接收已编址的数据，并基于延迟信号输出数据；以及延迟电路，基于ＣＡＳ延迟信息，有选择地使至少一个传送信号与至少一个采样信号相关联，以在相关联的采样与传送信号之 间产生需要的定时关系，依照至少一个采样信号存储所读信息，并基于与存储所读信息时所用的采样信号相关联的传送信号，产生延迟信号。

【技术特征摘要】
KR 2003-6-9 36747/03;US 2003-12-5 10/727,5791.一种存储器件，包括存储单元阵列；输出缓冲器，从存储单元阵列接收已编址的数据，并基于延迟信号输出数据；以及延迟电路，基于CAS延迟信息，有选择地使至少一个传送信号与至少一个采样信号相关联，以在相关联的采样与传送信号之间产生需要的定时关系，依照至少一个采样信号存储所读信息，并基于与存储所读信息时所用的采样信号相关联的传送信号，产生延迟信号。2.如权利要求1所述的存储器件，其中延迟电路包括映射单元，有选择地将多个采样信号映射为多个传送信号；以及信号发生器，基于映射为多个传送信号的多个采样信号，产生延迟信号。3.如权利要求1所述的存储器件，其中延迟电路包括传送信号发生器，基于第一个信号产生多个传送信号；以及采样信号发生器，基于第二个信号产生多个采样信号。4.如权利要求3所述的存储器件，还包括第一内部信号发生器，基于外部信号产生第一个信号，该第一个信号的频率与外部信号相同，并从外部信号偏移从输出缓冲器输出数据所需时间间隔。5.如权利要求4所述的存储器件，还包括第二内部信号发生器，基于第一个信号产生第二个信号，第二个信号的频率与外部信号相同，并从第一个信号偏移从输出缓冲器输出数据所需时间间隔加上产生所读信息所需时间间隔。6.如权利要求5所述的存储器件，其中传送信号发生器包括由第一个信号提供时钟的第一循环移位寄存器，该第一循环移位寄存器中每个位置充当多个传送信号之一；以及采样信号发生器包括由第二个信号提供时钟的第二循环移位寄存器，该第二循环移位寄存器中每个位置充当多个采样信号之一。7.如权利要求6所述的存储器件，其中，第一个信号是一个数据输出时钟信号；此外还包括，内部时钟信号发生器，基于数据输出时钟信号产生内部时钟信号；并且其中，第二信号发生器基于内部时钟信号产生第二个信号作为主时钟信号。8.如权利要求6所述的存储器件，其中多个采样信号和多个传送信号具有的频率基本上等于外部信号的频率除以延迟电路所支持的最大CAS延迟模式数。9.如权利要求5所述的存储器件，其中，第二内部信号发生器产生第二个信号，以便与第一个信号相比具有减小的抖动。10.如权利要求5所述的存储器件，其中，第一内部信号发生器采用延时锁定回路产生第一个信号。11.如权利要求3所述的存储器件，其中，多个采样信号和多个传送信号具有的频率基本上等于外部信号的频率除以延迟电路所支持的最大CAS延迟模式数。12.如权利要求1所述的存储器件，其中，延迟电路包括多个锁存器，每个锁存器由各采样信号提供时钟，并用于锁存所读信息；以及与每个锁存器相关联的切换开关，每个切换开关基于各传送信号选择性地输出来自相关联的锁存器的输出。13.如权利要求12所述的存储器件，其中，延迟电路还包括延迟锁存器，锁存来自切换开关的输出，延迟锁存器的输出充当延迟信号。14.如权利要求12所述的存储器件，其中，锁存器的数目等于延迟电路支持的最大CAS延迟模式数。15.如权利要求1所述的存储器件，其中，延迟电路通过有选择地激活多个采样信号中的至少一个，选择性地使至少一个采样信号与至少一个传送信号相关联。16.如权利要求15所述的存储器件，其中，延迟电路还包括采样信号发生器，有选择地产生大量激活的采样信号，其数量基于CAS延迟信息。17.如权利要求16所述的存储器件，其中，采样信号发生器包括由时钟信号提供时钟的循环移位器，循环移位寄存器中每个位置充当采样信号；以及与循环移位器协同相关的控制逻辑，其有选择地激活循环移位器的至少一个位置，以基于CAS延迟信息有选择地激活相关联的采样信号。18.如权利要求1所述的存储器件，其中，延迟电路通过有选择地激活多个传送信号中的至少一个，选择性地使至少一个传送信号与至少一个采样信号相关联。19.如权利要求18所述的存储器件，其中，延迟电路还包括传送信号发生器，有选择地产生大量激活的传送信号，其数量基于CAS延迟信息。20.如权利要求19所述的存储器件，其中，传送信号发生器包括由时钟信号提供时钟的循环移位器，循环移位寄存器中每一个位置充当传送信号；以及与循环移位器协同相关的控制逻辑，其有选择地激活循环移位器的至少一位，以基于CAS延迟信息有选择地激活相关联的传送信号。21.如权利要求1所述的存储器件，其中，延迟电路通过有选择地激活多个采样信号中的至少一个以及多个传送信号中的至少一个，选择性地使至少一个采样信号与至少一个传送信号相关联。22.如权利要求21所述的存储器件，其中，延迟电路还包括采样信号发生器，有选择地产生第一数量激活...

【专利技术属性】
技术研发人员：李相普，宋镐永，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]