输出延迟电路制造技术

一种输出延迟电路，包括：一计数器，每对其输入一第一信号状态的输入信号时使其复位，并且在输入一第二信号状态的输入信号时对输入的时钟计数；一比较器，用来把计数器已经计数的输入时钟累加数与一预先设定的预定时钟数相比较；以及一逻辑电路，当由比较器确定输入时钟累加数小于预定时钟数时，输出一个与输入信号的第一信号状态相同信号状态的输出信号，当确定输入时钟累加数不小于预定时钟数时，输出一个与输入信号的第二信号状态相同信号状态的输出信号。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种输出延迟电路，可以把提供给它的输入信号延迟预定的时间段，并且把延迟的输入信号作为输出信号输出。图4和5所示的输出延迟电路是一种常用的输出延迟电路。这种输出延迟电路是一个包括电阻R和电容C的滤波器，图5中在接收到从一个微处理器M输出的用于存取一种存储装置Me的控制信号Ⅰ时，按照一定的时间延迟来延迟这一控制信号，并且输出图5中的Ⅱ。如上所述，惯用的输出延迟电路是把输入的控制信号延迟一个给定的延迟时间段，并且输出经过延迟的控制信号。因此，图5中所示的地址信号作为另一个控制信号在图5的控制信号Ⅰ输入到输出延迟电路的同时被输入到存储装置，另一个控制信号(地址信号)在给定的延迟时间段内执行预定的控制(在这种情况下是用地址信号对存储装置寻址)。然后，在经过了给定的延迟时间段后，图5中的控制信号Ⅱ被提供给存储装置，以便执行预定的控制。然而，惯用的输出延迟电路有这样一种缺点，因为延迟时间段是由电阻和电容的实际值来确定的，不一定总能获得需要的延迟时间段。本专利技术就是针对上述问题而提出的，本专利技术的目的是提供一种输出延迟电路，在接收到输入信号以后，它可以延迟输入信号，并且在经过一个需要的延迟时间段之后输出这一输入信号。按照本专利技术所提供的输出延迟电路包括时钟计数装置，每向其输入一个第一信号状态的输入信号时可以使其复位，并且在向其输入一个第二信号状态的输入信号时对输入时钟计数；比较装置，用来把时钟计数装置已经计数的输入时钟的累加数与一个预先设定的预定时钟数相比较；以及输出装置，如果通过比较装置确定了输入时钟累加数小于预定的时钟数时，就输出一个具有与输入信号的第一信号状态相同信号状态的输出信号，如果通过比较装置确定了输入时钟累加数不小于预定的时钟数时，就输出一个具有与输入信号的第二信号状态相同信号状态的输出信号。输入信号可以是微处理器输出的一个控制信号，用来控制把该输出信号作为输入的一个存储装置的存取操作。另外，上述的控制信号可以是用来控制存储装置的写入操作的一种写入信号，也可以是用来控制存储装置读出操作的读出信号。以下参考附图结合实施例详细描述本专利技术。附图说明图1是按照本专利技术一个实施例的输出延迟电路的结构示意图；图2是用来表示该实施例的输出延迟电路工作方式的一个时序图；图3是连接在微处理器和存储装置之间的一个上述实施例的输出延迟电路的整体结构示意图；图4是一个普通输出延迟电路的结构示意图；以及图5是一个信号时序图，用来解释图4所示电路的工作方式。以下要参照图1到3说明本专利技术的一个实施例。输出延迟电路10是这样一个电路，当微处理器Mi输出用于控制存储装置Me写入操作的一个写入信号被输入到输出延迟电路时，在接收到该信号之后，它可以在经过预定的时间延迟段以后把这一输入信号作为输出信号输出。为此，这一输出延迟电路是由计数器(时钟计数装置)1，比较器(比较装置)2，锁存器3，第一逻辑电路4，第二逻辑电路5，第三逻辑电路(输出部分)6，第一反相器7和第二反相器8构成的。计数器(时钟计数装置)1在时钟的每个上升沿对输入到其CK端的时钟计数，并且从它的Q端输出时钟的计数值或是累加计数值。当输入到计数器R端的R信号是低(L)电平时，计数器就将累加计数值复位，并且从Q端输出一个值“0”。比较器(比较装置)2把从计数器1Q端输出后又输入到比较器A端的A侧信号与从锁存器3Q端输出后又输入到比较器B端的B侧信号相比较。如果A侧信号与B侧信号相符，比较器就输出一个“L”(低)电平信号，在其一致输出端C0上表示两信号一致。锁存器3从CK端上接收一个设定值写入信号，并且通过与其连接的数据总线接收输入到其D端的数据，由此把数据写入锁存器，然后从它的Q端输出。第一逻辑电路4从其一个输入端接收时钟，并且从其另一端接收给输出延迟电路10输入的输入信号，这样，当提供给其一个和另一个输入端的输入值中至少有一个处在“H”电平时，第一逻辑电路4就从其输出端输出一个“H”(高)电平信号。第二逻辑电路5从其一个输入端接收来自第一逻辑电路4输出端的输出值，并且从其另一输入端接收第二反相器8的输出值，这样，当提供给其一个和另一个输入端的输入值中至少有一个处在“H”电平时，第二逻辑电路5就从其输出端输出一个“H”电平信号。第三逻辑电路(输出部分)6从其一个输入端接收来自比较器2的一致输出端C0的输出值，并且从其另一输入端接收给输出延迟电路10的输入信号，这样，当提供给其一个和另一个输入端的输入值中至少有一个处在“H”电平时，第三逻辑电路6就从其输出端输出一个“H”电平信号。第一反相器7从其一个输入端接收给输出延迟电路10输入的输入信号，然后将输入信号的信号状态反相，并且从它的输出端将反相的输入信号输出到计数器1的R端。第二反相器8从其一个输入端接收来自比较器2的一致输出端C0的输出值，然后将这一输出值的信号状态反相，并且从它的输出端将反相的输出值输出到第二逻辑电路5的另一个输入端。以下要说明这种输出延迟电路的工作方式。此处所要说明的是数据总线的数据为“0”的情况，也就是说，作为数据总线的数据的预定时钟数是“0”。当数据总线的数据为“0”时，有一个“0”值从锁存器3的Q端被输入到比较器2的B端。如果输入到输出延迟电路10的输入信号是“H”电平，它是代表一种非允许状态的第一信号状态，第一反相器7使“H”电平的输入信号反相，然后把“L”电平提供给计数器1的R端。这样，计数器就会使其原先累加的计数值复位，并且从其Q端向比较器2的A端输出一个值“0”。在这种情况下，由于提供给比较器2的A侧信号和B侧信号都是“0”，比较器就输出一个“L”电平信号，在其一致输出端C0上表示两信号一致。这样，来自一致输出端C0的“L”电平信号被第二反相器8反相，并且将“H”电平提供给第二逻辑电路5的另一个输入端。因此，无论第二逻辑电路5的一个输入端上的输入值是“L”还是“H”电平，第二逻辑电路5输出端的输出值也就是计数器1的CK端的输入值都会变成“H”电平，这样就停止了计数器1的计数操作。此时，输出延迟电路10的输出信号是“H”电平。在计数器1停止计数操作的这种状态下，即使是输入到输出延迟电路10的输入信号变成了“L”电平，该电平是一种代表允许状态的第二信号状态，比较器2的一致输出端C0上的输出值也不会从“L”电平发生变化。也就是说，计数器1已经将累加计数值复位，因而不执行计数操作。因此，即使在计数器1的R端输入“H”电平信号，它也不会计数。因此，在第三逻辑电路6的一个输入端上持续输入“L”电平的值。由于代表着第二信号状态的“L”电平值也被提供给第三逻辑电路6的另一输入端，第三逻辑电路6的两个输入端接收的都是“L”电平值。这样，第三逻辑电路6就会从它的输出端输出一个“L”电平输出信号，它代表的信号状态与输入信号的状态相同。换句话说，输入信号被原封不动地当作输出信号从输出端输出，没有受到延迟。接着要说明数据总线的数据情况，数据总线的数据是由自然数构成的预定的时钟数。当数据总线的数据是自然数时，这种自然数从锁存器3的Q端被输入到比较器2的B端。如果输入到输出延迟电路10的输入信号是第一信号状态的“H”电平，输入信号的“H”电平就被第一反相器7反相，然后变成“L”电平提供给计数器1的R端本文档来自技高网...

【技术保护点】
一种输出延迟电路，其特征是包括：时钟计数装置，每对其输入一个第一信号状态的输入信号时使其复位，并且在对其输入一个第二信号状态的输入信号时对输入时钟计数；比较装置，用来把上述时钟计数装置已经计数的输入时钟的累加数与一个预先设定的预定时 钟数相比较；以及输出装置，用于当通过上述比较装置确定了输入时钟的累加数小于预定的时钟数时，输出一个具有与输入信号的第一信号状态相同信号状态的输出信号，同时用于当通过上述比较装置确定了输入时钟的累加数不小于预定的时钟数时，输出一个具有与输 入信号的第二信号状态相同信号状态的输出信号。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：福田敦男，
申请(专利权)人：松下电工株式会社，
类型：发明
国别省市：JP[日本]