用于动态随机存取存储器的低功耗自动刷新电路和方法技术

在ＤＲＡＭ自动刷新期间禁止用于指令和地址信号（１０６）的输入缓冲器（１０２）的功率节省电路（１００）。在自动刷新结束时以不引起产生伪指令的方式重新使能输入缓冲器（１０２）。功率节省电路通过在用于指令信号的输入缓冲器禁止时将内部指令信号（１１６）偏置到“无操作”指令来防止伪指令。ＤＲＡＭ还可以处于一种其中在自动刷新结束时自动转换到低功率预充电模式的模式中来进一步降低ＤＲＡＭ的功耗。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及动态随机存取存储器，更具体地，涉及在自动刷新模式中工作时用于降低这种存储器消耗的功率的电路和方法。
技术介绍
集成电路的功耗可以是在一些应用中其为有用的重要因素。例如，在便携个人计算机中使用的存储器件消耗的功率极大地影响这种计算机在不需要由充电电池供电情况下所能使用的时间长度。因为必须限制存储器件产生的热量，所以即使其中不用电池供电的存储器件，功耗也是很重要的指标。通常，存储器件的功耗随着存储器件的存储容量和工作速度的增加而增加。存储器件的功耗也受其工作模式的影响。例如，当动态随机存取存储器(“DRAM”)的存储单元正在进行刷新时，由于在存储单元阵列中的存储单元的行将以快速序列(rapid sequence)被启动，要消耗较大的功率，。每次启动存储单元行，每个存储单元的一对数字线切换为互补的电压，然后平衡(equilibrate)，从而消耗相当数量的功率。由于阵列中列数随着存储器容量的增加而增加，因此启动每一行时所消耗的功率也相应增加。随着启动存储单元行速度的增加，功耗也随之增加。因此，随着DRAM的工作速度和容量继续增加，在这种DRAM中刷新存储单元期间的功耗也增加。在DRAM刷新期间，存储单元阵列之外的其它元件也消耗功率。例如，DRAM器件通常包括大量输入缓冲器，以将大量控制和地址线连接到内部电路。当DRAM正在进行刷新时，这些输入缓冲器响应加到其各个输入端的控制和地址信号而不断开关。但是，在有些刷新模式中，DRAM不使用控制和地址信号。例如，在自动刷新模式中，将自动刷新指令加到DRAM。随后DRAM内部执行一个预定时间周期的刷新操作。在该时间周期内，DRAM不响应加到其输入缓冲器上的控制和地址信号。但是，在此期间，输入缓冲器不断开关。如上所述，因为在自动刷新周期期间没有使用通过输入缓冲器耦合的信号，在自动刷新周期期间开关如此大量的输入缓冲器将浪费电能。在过去，已经尝试通过去掉除了用于时钟(“CLK”)和时钟使能(“CKE”)信号的输入缓冲器之外的所有输入缓冲器的电源来最小化自动刷新期间DRAM的功耗。但是，在自动刷新时，由于输入缓冲器随着每个时钟信号的跳变都翻转，让用于时钟的输入缓冲器工作导致输入缓冲器消耗大量功率。通过在自动刷新时去掉用于时钟信号的输入缓冲器的电源可以显著降低功耗。但是，这样做可能在自动刷新周期结束时记录伪指令。如在本领域中所知的，通常通过响应时钟信号的一个或两个沿而将指令信号锁存到各自的锁存器中来记录存储器指令。如果在自动刷新周期之后用于指令信号的输入缓冲器重新加电时出现时钟沿，可能记录对应于输入缓冲器的跳变状态的伪指令。虽然注意在输入缓冲器完成重新加电之前避免将时钟信号跳变加到存储器件，但是可能产生伪时钟信号跳变。如果当用于时钟信号的缓冲器重新加电时，时钟信号为逻辑高电平，则可能产生伪时钟信号跳变。伪时钟信号将记录任何对应于在用于指令信号的输入缓冲器的输出处的逻辑电平的伪指令。在过去，已经尝试通过在自刷新周期期间去掉输入缓冲器的电源来降低在自刷新周期期间的功耗。对于自刷新指令，通过首先检测表示自刷新结束的CKE信号的低到高的跳变来避免伪指令。但是，在此时用于指令和地址信号的输入缓冲器没有重新加电。取而代之，通过检查连接到CLK的小输入缓冲器的输出来检测CLK信号的高到低的跳变。当检测到CLK信号的高到低的跳变时，用于指令和地址信号的输入缓冲器重新加电，使得在用来记录指令和地址的下一个CLK信号的低到高的跳变出现时，输入缓冲器已经不处于跳变状态。虽然上述方法可以在没有记录伪指令和地址的风险的情况下降低自刷新期间的功耗，但是该方法不适用于自动刷新周期。与控制规范允许有两个CLK周期的延迟来退出自刷新周期的自刷新命令不同，自动刷新指令的控制规范要求DRAM能够记录在紧接着的下一个CLK信号的上升沿出现的指令。但是，此时用于指令和地址信号的输入缓冲器仍处于跳变状态，从而导致记录伪指令或地址。在自动刷新周期期间最小化功耗的一个方法是在自动刷新周期开始之后的预定时间段内去掉一些指令和地址输入缓冲器的电源，但是不去掉用于时钟和时钟使能信号的输入缓冲器的电源。例如，如果自动刷新周期预计持续60纳秒，则输入缓冲器在前40纳秒可以断开电源。虽然该方法在自动刷新周期期间确实降低了功耗，但是在输入缓冲器加电的时间段内仍然允许消耗相当数量的功率。由于在自动刷新周期结束之前必须完成重新加电，并且不能非常准确地预测刷新周期的结束，所以通常不能在整个自动刷新周期期间完全断开输入缓冲器的电源。因此，在每个自动刷新周期的开始断开输入缓冲器的电源一段时间仍然允许DRAM消耗相当数量的功率。因此，需要在自动刷新周期期间允许更显著地降低DRAM的功耗，而不存在记录伪指令和地址的风险的电路和方法。
技术实现思路
一种在自动刷新期间降低动态随机存取存储器(“DRAM”)的功耗的电路和方法。DRAM包括耦合指令信号的第一组输入缓冲器。在自动刷新期间禁止(disable)输入缓冲器，从而不会响应加在其输入端的信号而消耗功率，并且偏置多个指令信号以发出预定的存储器指令，例如“无操作”指令。当内部自动刷新定时器时间到时，去掉指令信号上的偏置，并且使能输入缓冲器。在DRAM接收时钟信号的情况下，在自动刷新期间也可以禁止耦合时钟信号的输入缓冲器。如果这样，在用于指令信号的输入缓冲器重新使能之前重新使能用于时钟信号的输入缓冲器，从而可以控制相对于时钟信号的重新使能用于指令信号的输入缓冲器的时序。DRAM也可以检查预定指令信号的状态，以在自动刷新结束时将DRAM转换到低功率预充电模式。附图说明图1是其中可以使用本专利技术的功率节省电路的常规存储器件的方框图；图2是根据本专利技术的功率节省电路的一个实施例的方框图；图3是在图2的功率节省电路中出现的各种信号的时序图；图4是根据本专利技术的功率节省电路的另一个实施例的方框图；图5是根据本专利技术的功率节省电路的另一个实施例的方框图；图6是使用包含根据本专利技术的一个实施例的功率节省电路的存储器件的计算机系统的方框图。专利技术详述图1是可以利用本专利技术的常规同步动态随机存取存储器(“SDRAM”)2的方框图，包括在这里描述的一个或多个实施例。但是，应当理解，在其它类型的DRAM中也可以使用本专利技术的各种实施例。通过指令译码器4响应控制总线6上接收到的高级指令信号来控制SDRAM 2工作。这些通常由存储器控制器(未在图1中示出)产生的高级指令信号是时钟使能信号CKE*、时钟信号CLK、片选信号CS*、写使能信号WE*、行地址选通信号RAS*、列地址选通信号CAS*以及数据屏蔽信号DM，其中“*”表示信号低电平有效。指令译码器4响应高级指令信号而产生一系列指令信号，以执行由每个高级指令信号指定的功能(例如，读或写)。这些指令信号以及其实现各自功能的方式是通用的。因此，为简便起见，省略这些控制信号的进一步说明。SDRAM 2包括接收地址总线14上的行地址或列地址的地址寄存器12。地址总线14通常连接到存储器控制器(未在图1中示出)上。通常，首先行地址由地址寄存器12接收，并加到行地址多路器18。行地址多路器18根据行地址的库地址位形成部分的状态将行地址耦合到与两个存储器库20、22相关联的元件上。分别本文档来自技高网...

【技术保护点】
一种在动态随机存取存储器（“ＤＲＡＭ”）刷新期间用于动态随机存取存储器中的功率节省电路，该功率节省电路包括：第一组输入缓冲器，用于从加到输入缓冲器的外部信号来产生各个内部指令信号，第一组中的输入缓冲器将由第一刷新信号禁止；一 个偏置电路，用于响应第二刷新信号而偏置至少一个内部指令信号；以及一个刷新译码器，译码至少一个指示ＤＲＡＭ刷新的内部指令，并响应到达的指令来刷新ＤＲＡＭ，在ＤＲＡＭ刷新期间，刷新译码器产生第一和第二刷新信号。

【技术特征摘要】
US 2001-10-18 10/056,9351.一种在动态随机存取存储器(“DRAM”)刷新期间用于动态随机存取存储器中的功率节省电路，该功率节省电路包括第一组输入缓冲器，用于从加到输入缓冲器的外部信号来产生各个内部指令信号，第一组中的输入缓冲器将由第一刷新信号禁止；一个偏置电路，用于响应第二刷新信号而偏置至少一个内部指令信号；以及一个刷新译码器，译码至少一个指示DRAM刷新的内部指令，并响应到达的指令来刷新DRAM，在DRAM刷新期间，刷新译码器产生第一和第二刷新信号。2.如权利要求1所述的功率节省电路，其中第一和第二刷新信号包括一个自动刷新信号。3.如权利要求1所述的功率节省电路，其中刷新译码器在自动刷新周期结束时还用来去掉指令信号的偏置并且使能第一组中的输入缓冲器。4.如权利要求1所述的功率节省电路，还包括一个时钟输入缓冲器，通过该时钟输入缓冲器施加外部时钟信号，以产生内部时钟信号，该时钟输入缓冲器由第三刷新信号禁止，并且其中刷新控制器用来在DRAM刷新期间产生第三刷新信号。5.如权利要求1所述的功率节省电路，还包括一个时钟输入缓冲器，通过该时钟输入缓冲器施加外部时钟信号，以产生内部时钟信号，并且其中刷新控制器响应于内部时钟信号预定跳变而来终止第一和第二刷新信号。6.如权利要求5所述的功率节省电路，其中所述刷新控制器在检测到预定跳变之后时钟信号的半个周期时用来终止第一和第二刷新信号。7.如权利要求5所述的功率节省电路，其中所述刷新控制器响应检测到的与预定跳变的极性不同的时钟信号的第二跳变而来终止第一和第二刷新信号。8.如权利要求1所述的功率节省电路，其中所述偏置电路包括一个连接到第一组中的输入缓冲器的输出端的晶体管，通过该晶体管耦合至少一个内部指令信号。9.如权利要求1所述的功率节省电路，其中所述偏置电路用于将多个内部指令信号偏置到发出无操作存储器指令的各自状态。10.如权利要求1所述的功率节省电路，其中所述刷新译码器还用于检测预定指令信号的状态，并且在自动刷新周期结束时响应检测到的预定指令信号的第一状态而继续偏置指令信号，并禁止第一组输入缓冲器。11.如权利要求10所述的功率节省电路，其中所述刷新译码器还响应检测到的预定指令信号从第一状态到第二状态的跳变而去掉指令信号的偏置，并且使能第一组中的输入缓冲器。12.如权利要求10所述的功率节省电路，其中所述刷新译码器还响应检测到的预定命令信号的第一状态而在自动刷新周期结束时禁止动态随机存取存储器的预定元件。13.如权利要求12所述的功率节省电路，其中所述刷新译码器还响应检测到的预定指令信号从第一状态到第二状态的跳变而使能动态随机存取存储器的预定元件。14.如权利要求1所述的功率节省电路，其中所述刷新译码器还包括第一译码器，用来译码至少一个指示DRAM刷新的内部指令，并响应到达的指令而产生预定的刷新信号；一个连接到第一译码器的定时器，该定时器由预定刷新信号触发，并在预定刷新信号之后的预定时间产生刷新终止信号；以及连接到第一译码器和定时器的第二译码器，第二译码器响应预定的刷新信号而产生刷新指令以及第一和第二刷新信号，第二译码器还响应刷新终止信号而终止刷新指令以及第一和第二刷新信号。15.如权利要求14所述的功率节省电路，其中所述预定刷新信号包括自动刷新信号，所述刷新指令包括自动刷新指令。16.一种在动态随机存取存储器(“DRAM”)刷新期间用于动态随机存取存储器中的功率节省电路，该功率节省电路包括第一组输入缓冲器，用于从加到输入缓冲器的外部指令信号产生各个内部指令信号，第一组中的输入缓冲器由第一刷新信号来禁止；一个时钟输入缓冲器，通过时钟输入缓冲器耦合外部时钟信号，以产生内部时钟信号；一个偏置电路，用于响应第二刷新信号而偏置至少一个内部指令信号；以及一个刷新译码器，用于译码至少一个自动刷新指令，并响应到达的指令而发起自动刷新周期，刷新译码器还用于检测第一和第二预定指令信号的状态，刷新译码器还用于响应译码的自动刷新指令以及检测到的第一预定指令信号的第一状态和第二预定指令信号的第一状态而进行DRAM的自刷新；响应译码的自动刷新指令以及检测到的第一预定指令信号的第二状态和第二预定指令信号的第一状态而进行DRAM的自动刷新；响应译码的自动刷新指令以及检测到的第一预定指令信号的第一状态和第二预定指令信号的第二状态而进行DRAM的自动刷新，并产生第一和第二刷新信号；以及响应译码的自动刷新指令以及检测到的第一预定指令信号的第二状态和第二预定指令信号的第二状态而进行DRAM的自动刷新，产生第一和第二刷新信号，并且在自动刷新周期结束时禁止除第一组输入缓冲器之外的DRAM的元件。17.如权利要求16所述的功率节省电路，其中所述时钟输入缓冲器由第三刷新信号禁止，并且其中刷新译码器还与第一和第二刷新信号一起产生第三刷新信号。18.如权利要求16所述的功率节省电路，其中第一预定信号包括一个时钟使能信号。19.如权利要求16所述的功率节省电路，其中第二预定信号包括一个数据屏蔽信号。20.如权利要求16所述的功率节省电路，其中如果刷新译码器检测到第一预定指令信号的第一状态和第二预定指令信号的第二状态，则在自动刷新周期结束时用来终止第一和第二刷新信号，如果刷新译码器检测到第一预定指令信号的第二状态和第二预定指令信号的第二状态，则在自动刷新周期结束时还用来继续产生第一和第二刷新信号。21.如权利要求20所述的功率节省电路，其中只要第二预定指令信号保持在第二状态，则刷新译码器在自动刷新周期结束时用来继续产生第一和第二刷新信号。22.如权利要求20所述的功率节省电路，其中所述刷新译码器通过检测到内部时钟信号的预定跳变在自动刷新周期结束时用来终止第一和第二刷新信号，并且响应检测到的时钟信号的预定跳变而终止第一和第二刷新信号。23.如权利要求22所述的功率节省电路，其中所述刷新译码器在终止第一和第二刷新信号之前，在检测到预定跳变之后等待预定时间，才终止第一和第二刷新信号。24.如权利要求16所述的功率节省电路，其中所述偏置电路偏置多个内部指令信号，以产生无操作存储器指令。25.如权利要求16所述的功率节省电路，其中所述刷新译码器包括第一译码器，用于译码至少一个指示DRAM刷新的内部指令，并响应到达的指令而产生预定的刷新信号；连接到第一译码器的定时器，该定时器由预定的刷新信号触发，并在预定刷新信号之后的预定时间产生刷新终止信号；以及连接到第一译码器和定时器的第二译码器，第二译码器响应预定的刷新信号而产生刷新指令以及第一和第二刷新信号，第二译码器还响应刷新终止信号而终止刷新指令以及第一和第二刷新信号。26.如权利要求25所述的功率节省电路，其中所述预定刷新信号包括一个自动刷新信号，所述刷新指令包括一个自动刷新指令。27.如权利要求16所述的功率节省电路，其中偏置电路包括一个连接到第一组中的输入缓冲器的输出端的晶体管，通过该晶体管耦合至少一个内部指令信号。28.一种动态随机存取存储器(“DRAM”)，包括一个行地址电路，用来接收并译码加到外部端子的行地址信号；一个列地址电路，用来接收并译码加到外部端子的列地址信号；一个动态随机存取存储单元阵列，用来存储从位于通过译码行地址信号和译码列地址信号而确定的位置上的阵列中写入的或从中读出的数据；一个数据通道电路，用来在阵列和外部数据段之间耦合与数据对应的数据信号；一个指令信号发生器，产生一系列对应于加到各个外部端子的指令信号的控制信号，并通过第一组输入缓冲器耦合，以产生各个内部指令信号，第一组中的输入缓冲器由第一刷新信号禁止，该指令信号发生器还包括一个响应第二刷新信号而偏置至少一个内部指令信号的偏置电路；以及一个刷新译码器，用来译码至少一个指示DRAM刷新的内部指令，并响应到达的指令而刷新DRAM，在DRAM刷新期间，该刷新译码器产生第一和第二刷新信号。29.如权利要求28所述的动态随机存取存储器，其中第一和第二刷新信号包括一个自动刷新信号。30.如权利要求28所述的动态随机存取存储器，其中所述刷新译码器在自动刷新周期结束时还去掉指令信号的偏置并且使能第一组中的输入缓冲器。31.如权利要求28所述的动态随机存取存储器，还包括一个时钟输入缓冲器，通过该时钟输入缓冲器施加外部时钟信号，以产生内部时钟信号，该时钟输入缓冲器由第三刷新信号禁止，并且其中刷新控制器在DRAM刷新期间产生第三刷新信号。32.如权利要求28所述的动态随机存取存储器，还包括一个时钟输入缓冲器，通过该时钟输入缓冲器施加外部时钟信号，以产生内部时钟信号，并且其中刷新控制器响应内部时钟信号的预定跳变而终止第一和第二刷新信号。33.如权利要求32所述的动态随机存取存储器，其中所述刷新控制器用于在检测到预定的跳变之后时钟信号的半个周期时终止第一和第二刷新信号。34.如权利要求32所述的动态随机存取存储器，其中刷新控制器响应检测到的与预定跳变的极性不同的时钟信号的第二跳变而终止第一和第二刷新信号。35.如权利要求28所述的动态随机存取存储器，其中所述偏置电路包括一个连接到第一组中的输入缓冲器的输出端的晶体管，通过该晶体管耦合至少一个内部指令信号。36.如权利要求28所述的动态随机存取存储器，其中所述偏置电路将多个内部指令信号偏置到发出无操作存储器指令的各自状态。37.如权利要求28所述的动态随机存取存储器，其中刷新译码器还用于检测预定指令信号的状态，并且在自动刷新周期结束时响应检测到的预定指令信号的第一状态而继续偏置指令信号，并禁止第一组输入缓冲器。38.如权利要求37所述的动态随机存取存储器，其中所述刷新译码器还响应检测到的预定指令信号从第一状态到第二状态的跳变而去掉指令信号的偏置，并且使能第一组中的输入缓冲器。39.如权利要求37所述的动态随机存取存储器，其中所述刷新译码器还响应检测到的预定指令信号的第一状态而在自动刷新周期结束时禁止动态随机存取存储器的预定元件。40.如权利要求39所述的动态随机存取存储器，其中刷新译码器还响应检测到的预定指令信号从第一状态到第二状态的跳变而使能动态随机存取存储器的预定元件。42.如权利要求28所述的动态随机存取存储器，其中所述刷新译码器包括第一译码器，用于译码至少一个指示DRAM刷新的内部指令，并响应到达的指令而产生预定的刷新信号；一个连接到第一译码器的定时器，该定时器由预定刷新信号触发，并在预定刷新信号之后的预定时间产生刷新终止信号；以及连接到第一译码器和定时器的第二译码器，第二译码器响应预定的刷新信号而产生刷新指令以及第一和第二刷新信号，第二译码器还响应刷新终止信号而终止刷新指令以及第一和第二刷新信号。43.如权利要求42所述的动态随机存取存储器，其中所述预定刷新信号包括一个自动刷新信号，刷新指令包括一个自动刷新指令。44.一种动态随机存取存储器(“DRAM”)，包括一个行地址电路，用来接收并译码加到外部端子的行地址信号；一个列地址电路，用来接收并译码加到外部端子的列地址信号；一个动态随机存取存储单元阵列，用来存储从位于通过译码行地址信号和译码列地址信号而确定的位置上的阵列中写入的或从中读出的数据；一个数据通道电路，在阵列和外部数据段之间耦合与数据对应的数据信号；一个时钟输入缓冲器，通过该时钟输入缓冲器耦合外部时钟信号，以产生内部时钟信号；一个指令信号发生器，产生一系列对应于加到各个外部端子的指令信号的控制信号，并通过第一组输入缓冲器耦合，以产生各个内部指令信号，第一组中的输入缓冲器由第一刷新信号禁止，该指令信号发生器还包括响应第二刷新信号而偏置至少一个内部指令信号的偏置电路；一个刷新译码器，用于译码至少一个自动刷新指令，并响应到达的指令而发起自动刷新周期，刷新译码器还用于检测第一和第二预定指令信号的状态，刷新译码器还用于响应译码的自动刷新指令以及检测到的第一预定指令信号的第一状态和第二预定指令信号的第一状态而进行DRAM的自刷新；响应译码的自动刷新指令以及检测到的第一预定指令信号的第二状态和第二预定指令信号的第一状态而进行DRAM的自动刷新；响应译码的自动刷新指令以及检测到的第一预定指令信号的第一状态和第二预定指令信号的第二状态而进行DRAM的自动刷新，并产生第一和第二刷新信号；以及响应译码的自动刷新指令以及检测到的第一预定指令信号的第二状态和第二预定指令信号的第二状态而进行DRAM的自动刷新，产生第一和第二刷新信号，并且在自动刷新周期结束时禁止除第一组输入缓冲器之外的DRAM的元件。45.如权利要求44所述的动态随机存取存储器，其中所述时钟输入缓冲器由第三刷新信号禁止，并且其中所述刷新译码器还与第一和第二刷新信号一起产生第三刷新信号。46.如权利要求44所述的动态随机存取存储器，其中第一预定信号包括一个时钟使能信号。47.如权利要求44所述的动态随机存取存储器，其中第二预定信号包括一个数据屏蔽信号。48.如权利要求44所述的动态随机存取存储器，其中如果刷新译码器检测到第一预定指令信号的第一状态和第二预定指令信号的第二状态，则在自动刷新周期结束时终止第一和第二刷新信号，如果刷新译码器检测到第一预定指令信号的第二状态和第二预定指令信号的第二状态，则在自动刷新周期结束时还继续产生第一和第二刷新信号。49.如权利要求48所述的动态随机存取存储器，其中只要第二预定指令信号保持在第二状态，则刷新译码器在自动刷新周期结束时继续产生第一和第二刷新信号。50.如权利要求48所述的动态随机存取存储器，其中所述刷新译码器通过检测到内部时钟信号的预定跳变而在自动刷新周期结束时终止第一和第二刷新信号，并且响应检测到的时钟信号的预定跳变而终止第一和第二刷新信号。51.如权利要求44所述的动态随机存取存储器，其中所述偏置电路偏置多个内部指令信号，以产生无操作存储器指令。52.如权利要求44所述的动态随机存取存储器，其中所述刷新译码器包括第一译码器，用于译码至少一个指示DRAM刷新的内部指令，并响应到达的指令而产生预定的刷新信号；一个连接到第一译码器的定时器，该定时器由预定的刷新信号触发，并在预定刷新信号之后的预定时间产生刷新终止信号；以及连接到第一译码器和定时器的第二译码器，第二译码器响应预定的刷新信号而产生刷新指令以及第一和第二刷新信号，第二译码器还响应刷新终止信号而终止刷新指令以及第一和第二刷新信号。53.如权利要求44所述的功率节省电路，其中所述偏置电路包括一个连接到第一组中的输入缓冲器的输出端的晶体管，通过该晶体管耦合至少一个内部指令信号。54.一个计算机系统，包括一个具有处理器总线的处理器；一个通过处理器总线连接到处理器上的输入装置，适于将数据输入到计算机系统中；一个通过处理器总线连接到处理器上的输出装置，适于将数据从计算机系统中输出；一个存储器控制器，产生具有多个列地址位的列地址，随后产生具有多个行地址位的行地址，该存储器控制器在产生多个列地址位之前产生阵列选择信号，阵列选择信号对应于列地址位，并具有第一状态或第二状态；以及一个连接到存储器控制器的存储器件，存储器件包括一个行地址电路，用来接收并译码加到外部端子的行地址信号；一个列地址电路，用来接收并译码加到外部端子的列地址信号；一个动态随机存取存储单元阵列，用来存储从位于通过译码行地址信号和译码列地址信号而确定的位置上的阵列中写入的或从中读出的数据；一个数据通道电路，在阵列和外部数据段之间耦合与数据对应的数据信号；一个指令信号发生器，产生一系列对应于加到各个外部端子...

【专利技术属性】
技术研发人员：蒂莫西B考尔斯，布赖恩M雪莉，格雷格A布洛杰特，
申请(专利权)人：米克伦技术公司，
类型：发明
国别省市：US[]