低电压CMOS带隙基准发生器制造技术

一种带隙基准发生器，包括第一支路中串联连接的ＰＭＯＳ晶体管、ＮＭＯＳ晶体管以及ｐｎｐ双极结型晶体管。该带隙基准发生器包括第二支路，该第二支路包含ＰＭＯＳ晶体管、ＮＭＯＳ晶体管、电阻器和ｐｎｐ双极结型晶体管。偏置电路给ＰＭＯＳ晶体管的栅极形成的电流镜提供偏置，以降低带隙基准发生器的工作电压。第二偏置电路可以给ＮＭＯＳ晶体管形成的电流镜提供偏置。提供了基于时间和基于ＤＣ偏置的启动电路和方法。

【技术实现步骤摘要】

本专利技术涉及带隙基准发生器(bandgap reference generator)，特别涉及低电压CMOS带隙基准发生器。
技术介绍
带隙基准发生器在温度范围内提供恒定的电压和电流。然而，常规的带隙基准发生器使用高电源电压，例如下面图2中描述的带隙基准发生器；使用更高功率，例如下面图3中介绍的带隙基准发生器；或者具有慢响应，例如下面结合图4介绍的带隙基准发生器。
技术实现思路
带隙基准发生器包括第一电路、第二电路、以及高阻抗控制电路。第一电路包括第一类型的第一MOS晶体管、第二类型的第一MOS晶体管以及第一双极结型晶体管。第二电路包括第一类型的第二MOS晶体管、第二类型的第二MOS晶体管、电阻器以及第二双极结型晶体管。排列第一和第二电路以提供流过所述电阻器的电流，该电流指示出第一和第二结型晶体管上的电压差。第一类型的MOS晶体管被排列成电流镜。高阻抗控制电路连接在第一类型的第二MOS晶体管的栅极和漏极之间。在另一情况中，带隙基准发生器包括第一电路、第二电路以及高阻抗电压移位器。第一电路包括第一类型的第一MOS晶体管、第二类型的第一MOS晶体管以及第一双极结型晶体管。第二电路包括第一类型的第二MOS晶体管、第二类型的第二MOS晶体管、电阻器以及第二双极结型晶体管。排列第一和第二电路以提供流过电阻器的电流，该电流指示出第一和第二双极结型晶体管上的电压差。该高阻抗电压移位器连接在所述第一类型的第二MOS晶体管的栅极和漏极之间。附图说明图1示出了非易失数字多级存储器系统的方框图。图2示出了常规的带隙基准发生器的示意图。图3示出了另一常规的带隙基准发生器的示意图。图4示出了另一常规的带隙基准发生器的示意图。图5示出了图1系统中的带隙基准发生器的第一实施例的示意图。图6示出了图1系统中的带隙基准发生器的第二实施例的示意图。图7示出了图1系统中的带隙基准发生器的第三实施例的示意图。图8示出了图1系统中的带隙基准发生器的第四实施例的示意图。图9示出了图1系统中的带隙基准发生器的第五实施例的示意图。图10示出了图1系统中的带隙基准发生器的第六实施例的示意图。图11示出了图1系统中的带隙基准发生器的第七实施例的示意图。图12示出了图1系统中的带隙基准发生器的第八实施例的示意图。图13示出了图1系统中的带隙基准发生器的可修整式电阻器(trimmable resistor)的示意图。图14示出了图1系统中的带隙基准发生器的可修整式电阻器的示意图。图15示出了图1系统中的带隙基准发生器的第九实施例的示意图。图16示出了图1系统中的带隙基准发生器的第十实施例的示意图。图17示出了图1系统中的带隙基准发生器的第十一实施例的示意图。图18示出了图1系统中的带隙基准发生器的第十二实施例的示意图。图19示出了图1系统中的带隙基准发生器的启动电路的示意图。图20示出了图1系统中的带隙基准发生器的第十三实施例的示意图。图21示出了图1系统中的带隙基准发生器的第十四实施例的示意图。具体实施例方式这里所使用的原生(native)NMOS晶体管为栅极阈值电压近似为-0.1到0.3伏的原生低电压晶体管。这里所使用的符号VBEx为晶体管x的基极-发射极电压，电阻Ry为电阻器y的电阻。图1示出了非易失数字多级存储器系统100的方框图。非易失数字多级存储器系统100包括存储器子系统102、熔丝电路104以及带隙发生器106。存储器子系统102包括多个存储器单元(未示出)、多个读出放大器(未示出)以及多个译码器(未示出)。存储器子系统102还包括电压调节器和电压源(未示出)，用于提供适合于编程、读取、擦除和检验存储单元的电压。存储单元可以包括数据单元和基准单元。存储单元可以存储多级数字数据。在一个实施例中，存储单元排列成16K行×8K列。在一个实施例中，存储阵列包括源侧注入闪存技术，该技术在基于热电子编程和高效注入器的Fowler-Nordbeim隧穿擦除中使用较低的功率。通过将高电压施加到存储单元的源极、偏置电压施加到存储单元的控制栅极以及偏置电流施加到存储单元的漏极上，从而完成编程。通过将高电压施加到存储单元的控制栅极和将低电压施加到存储单元的源和/或漏极，从而完成擦除。通过将存储单元设置为电压模式感测，例如偏置电压施加在源极、偏置电压施加在栅极、偏置电流(或零电流)施加在漏极，从而完成检验(感测或读取)，并且漏极上的电压为读出电压。在另一实施例中，通过将存储单元设置为电流模式感测，例如低电压施加到源极、偏置电压施加在栅极、负载(阻性或晶体管)连接到漏极，从而完成检验(感测或读取)，并且负载上的电压为读出电压。在一个实施例中，阵列结构在Tran等人题目为“ArrayArchitecture and Operating Methods for Digital Multilevel Nonvola-tile Memory Integrated Circuit System”的美国专利No.6,282,145中公开，其主题内容在此引入作为参考。熔丝电路104存储了用于设置电压和控制信号的数字数据。熔丝电路104包括控制逻辑(未示出)，该控制逻辑译码所存储的数字数据以设置控制信号。熔丝电路104可以在上电或在如编程、擦除或读取操作开始时设置输出高电压电平。对于编程、擦除或读取，输出高电压电平可能不同。该熔丝可能是例如基于易失存储器(SRAM)的电路或基于非易失存储器(闪存)的电路。带隙发生器106为多级编程、擦除和感测在工艺和温度范围内提供了准确的电压和电流电平信号以及所需要的电源。带隙发生器106例如可以是图5-12、15-18以及20-21的带隙基准发生器。下面介绍带隙基准发生器。首先，介绍三个常规的带隙基准发生器。图2示出了常规的带隙基准发生器200的示意图。带隙基准发生器200包括多个PMOS晶体管202到204、多个NMOS晶体管211和212、多个pnp双极结型晶体管221到223以及多个电阻器231和233。晶体管202和211的漏极-源极端和PNP双极结型晶体管221的发射极-集电极结串联连接在电源电压(VDD)和地之间。晶体管203和212的漏极-源极端、电阻器231以及晶体管222的发射极-集电极端串联连接在电源电压(VDD)和地之间。PMOS晶体管202与连接二极管的PMOS晶体管203连接以形成电流镜。连接二极管的NMOS晶体管211和NMOS晶体管212的栅极连接形成电流镜。PMOS晶体管204、电阻器233和pnp双极结型晶体管223串联排列，PMOS晶体管204的漏极形成提供输出带隙电压VBG的输出端。电阻器231中的电流I231为I231＝(VBE221-VBE222)/R231＝dVBE/R231＝kT/qIn(a)其中a为VBE221与VBE222的发射极比率，kT/q为热电压，其中k为玻耳兹曼常数，q为电子电荷，T为开氏温度。常规的带隙基准发生器200使用大于2.0伏的电源电压VDD。晶体管203上、晶体管212上以及串联连接的电阻器231和晶体管222上的电压降分别约1伏、0.2伏以及0.8伏。输出带隙电压为VBG＝VBE223+(R233/R231)dVBE≈1.2伏图3示出了常规的带隙基准发生器300的本文档来自技高网...

【技术保护点】
一种带隙基准发生器，包括：具有两个电流通路的电流镜电路，第一电流通路流过第一ＭＯＳ晶体管和第一双极结型晶体管；第二电流通路流过第二ＭＯＳ晶体管、电阻器和第二双极结型晶体管，其中流过所述电阻器的电流表示第一和第二双极结型晶体管上的电压 差；以及连接在所述第二ＭＯＳ晶体管的漏极和栅极之间的高阻抗控制电路。

【技术特征摘要】
US 2003-12-29 10/7485401.一种带隙基准发生器，包括具有两个电流通路的电流镜电路，第一电流通路流过第一MOS晶体管和第一双极结型晶体管；第二电流通路流过第二MOS晶体管、电阻器和第二双极结型晶体管，其中流过所述电阻器的电流表示第一和第二双极结型晶体管上的电压差；以及连接在所述第二MOS晶体管的漏极和栅极之间的高阻抗控制电路。2.根据权利要求1的带隙基准发生器，其中电阻器是可修整的。3.一种带隙基准发生器，包括具有两个电流通路的电流镜电路，第一电流通路流过第一MOS晶体管和第一双极结型晶体管；第二电流通路流过第二MOS晶体管、电阻器和第二双极结型晶体管，其中流过所述电阻器的电流表示第一和第二双极结型晶体管上的电压差；以及连接在所述第二MOS晶体管的漏极和栅极之间的高阻抗电压移位器。4.根据权利要求3的带隙基准发生器，其中该电阻器是可修整的。5.一种带隙基准发生器，包括包括第一类型的第一MOS晶体管、第二类型的第一MOS晶体管以及第一双极结型晶体管的第一电路；包括第一类型的第二MOS晶体管、第二类型的第二MOS晶体管、电阻器以及第二双极结型晶体管的第二电路，放置第一和第二电路，以提供流过该电阻器、表示第一和第二双极结型晶体管上的电压差的电流，放置第一类型的MOS晶体管作为电流镜；以及连接在所述第一类型的第二MOS晶体管的漏极和栅极之间的高阻抗控制电路。6.一种带隙基准发生器，包括包括第一类型的第一MOS晶体管、第二类型的第一MOS晶体管以及第一双极结型晶体管的第一电路；包括第一类型的第二MOS晶体管、第二类型的第二MOS晶体管、电阻器以及第二双极结型晶体管的第二电路，放置第一和第二电路，以提供流过该电阻器、表示第一和第二双极结型晶体管上的电压差的电流，放置第一类型的MOS晶体管作为电流镜；连接在所述第一类型的第二MOS晶体管的漏极和栅极之间的高阻抗控制电路；以及在所述第二电路中周期性的采样正温度和负温度系数电流的采样开关。7.根据权利要求6的带隙基准发生器，其中流过电阻器的电流是可修整的。8.一种带隙基准发生器，包括包括第一类型的第一MOS晶体管、第二类型的第一MOS晶体管以及第一双极结型晶体管的第一电路；包括第一类型的第二MOS晶体管、第二类型的第二MOS晶体管、电阻器以及第二双极结型晶体管的第二电路，放置第一和第二电路，以提供流过所述电阻器、表示第一和第二双极结型晶体管上的电压差的电流，放置第一类型的MOS晶体管作为电流镜；以及连接在所述第一类型的第二MOS晶体管的漏极和栅极之间的高阻抗电压移位器。9.根据权利要求8的带隙基准发生器，其中电压移位是可修整的。10.一种带隙基准发生器，包括包括第一类型的第一MOS晶体管、第二类型的第一MOS晶体管以及第一双极结型晶体管的第一电路；包括第一类型的第二MOS晶体管、第二类型的第二MOS晶体管、电阻器以及第二双极结型晶体管的第二电路，放置第一和第二电路，以提供流过电阻器、表示第一和第二双极结型晶体管上的电压差的电流，放置第一类型的MOS晶体管作为电流镜；以及连接在所述第二类型的第一MOS晶体管的漏极和栅极之间的高阻抗电压移位器。11.一种带隙基准发生器，包括第一类型的第一MOS晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到电压节点；第二类型的第一MOS晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到所述第一类型的第一MOS晶体管的第二端和所述栅极；第一双极结型晶体管，包括连接到第二类型的第一MOS晶体管的第二端的发射极，包括连接到地节点的集电极，并且包括连接到所述集电极的基极；第一类型的第二MOS晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到所述电压节点，所述栅极连接到第一类型的第一MOS晶体管的栅极；第二类型的第二MOS晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到第一类型的第二MOS晶体管的第二端，所述栅极连接到第二类型的第一MOS晶体管的栅极；第一电阻器，包括第一和第二端，所述第一端连接到第二类型的第二MOS晶体管的第二端；第二双极结型晶体管，包括连接到第一电阻器的第二端的发射极，包括连接到所述地节点的集电极，并且包括连接到所述集电极的基极；以及控制电路，包括连接到第一类型的第二MOS晶体管的第二端的输入和连接到第一类型的第二MOS晶体管的栅极的输出。12.根据权利要求11的带隙基准发生器，其中控制电路偏置所述第一类型的第一和第二晶体管。13.根据权利要求11的带隙基准发生器，其中控制电路包括电压电平移位器。14.根据权利要求13的带隙基准发生器，其中控制电路包括连接到所述控制电路的输入的缓冲器，并且所述电压电平移位器连接到所述控制电路的输出。15.根据权利要求11的带隙基准发生器，还包括连接在第二双极结型晶体管的发射极和集电极之间的开关，以选择性地使所述发射极到所述集电极短路。16.根据权利要求11的带隙基准发生器，其中控制电路包括缓冲器，具有连接到该控制电路的输入的输入，并具有输出；第二电阻器，具有连接到缓冲器的输出的第一端、和连接到控制电路的输出的第二端；并且包括第三电阻器，具有连接到第二电阻器的第二端的第一端、和连接到地节点的第二端。17.根据权利要求11的带隙基准发生器，其中控制电路包括第二类型的第三晶体管，具有其间被沟道分开的第一和第二端、以及用于控制所述沟道中的电流的栅极，所述第一端连接到另一个电压节点，并且所述栅极连接到控制电路的输入；第二电阻器，具有连接到第二类型的第三晶体管的第二端的第一端、和连接到该控制电路的输出的第二端；并且包括第三电阻器，具有连接到第二电阻器的第二端的第一端、和连接到地节点的第二端。18.一种带隙基准发生器，包括第一类型的第一MOS晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到电压节点；第二类型的第一MOS晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到所述第一类型的第一MOS晶体管的第二端；第一双极结型晶体管，包括连接到第二类型的第一MOS晶体管的第二端的发射极，包括连接到地节点的集电极，并且包括连接到所述集电极的基极；第一类型的第二MOS晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制在所述沟道中的电流的栅极，所述第一端连接到所述电压节点，所述栅极连接到第一类型的第一MOS晶体管的栅极；第二类型的第二MOS晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制在所述沟道中的电流的栅极，所述第一端连接到第一类型的第二MOS晶体管的第二端、和第二类型的第一MOS晶体管的栅极；第一电阻器，包括第一和第二端，所述第一端连接到第二类型的第二MOS晶体管的第二端；第二双极结型晶体管，包括连接到第一电阻器的第二端的发射极，包括连接到所述地节点的集电极，并且包括连接到所述集电极的基极；第一控制电路，包括连接到第二类型的第一MOS晶体管的第一端的输入、和连接到第二类型的第一MOS晶体管的栅极的输出；以及第二控制电路，包括连接到第一类型的第二MOS晶体管的第二端的输入、和连接到第一类型的第二MOS晶体管的栅极的输出。19.根据权利要求18的带隙基准发生器，其中每个第一和第二控制电路都包括电压电平移位器。20.根据权利要求19的带隙基准发生器，其中每个第一和第二控制电路都包括缓冲器。21.根据权利要求18的带隙基准发生器，还包括连接在第二双极结型晶体管的发射极和集电极之间的开关，以选择性地使所述发射极到所述集电极短路。22.根据权利要求18的带隙基准发生器，其中第一控制电路包括第一缓冲器，具有连接到第一控制电路的输入的输入、并具有输出；第二电阻器，具有连接到第一缓冲器的输出的第一端、和连接到第一控制电路的输出的第二端；并且包括第三电阻器，具有连接到第二电阻器的第二端的第一端、和连接到另一个电压节点的第二端，其中第二控制电路包括第二缓冲器，具有连接到第二控制电路的输入的输入、并具有输出；第四电阻器，具有连接到第二缓冲器的输出的第一端、和连接到第二控制电路的输出的第二端；并且包括第五电阻器，具有连接到第四电阻器的第二端的第一端、和连接到地节点的第二端。23.根据权利要求18的带隙基准发生器，其中第一控制电路包括第一类型的第三晶体管，具有其间被沟道分开的第一和第二端、以及用于控制所述沟道中的电流的栅极，所述第二端连接到地节点，所述栅极连接到第一控制电路的输入；第二电阻器，具有连接到第一类型的第三晶体管的第一端的第一端、和连接到第一控制电路的输出的第二端；并且包括第三电阻器，具有连接到第二电阻器的第二端的第一端、和连接到另一个电压节点的第二端，第二控制电路包括第二类型的第三晶体管，具有其间被沟道分开的第一和第二端、以及用于控制所述沟道中的电流的栅极，所述第一端连接到另一个电压节点，所述栅极连接到该第二控制电路的输入；第四电阻器，具有连接到第二类型的第三晶体管的第二端的第一端、和连接到第二控制电路的输出的第二端；并且包括第五电阻器，具有连接到第四电阻器的第二端的第一端、和连接到地节点的第二端。24.根据权利要求18的带隙基准发生器，其中第一控制电路包括第二类型的第三晶体管，具有其间被沟道分开的第一和第二端以及用于控制在所述沟道中的电流的栅极，所述第一端连接到另一个电压节点，所述栅极连接到该第一控制电路的输入；第二电阻器，具有连接到第二类型的第三晶体管的第二端的第一端、和连接到第一控制电路的输出的第二端；并且包括第三电阻器，具有连接到第二电阻器的第二端的第一端、和连接到地节点的第二端，第二控制电路包括第二类型的第四晶体管，具有其间被沟道分开的第一和第二端以及用于控制所述沟道中的电流的栅极，所述第一端连接到所述另一个电压节点，并且所述栅极连接到第二控制电路的输入；第四电阻器，具有连接到第二类型的第四晶体管的第二端的第一端、和连接到第二控制电路的输出的第二端；并且包括第五电阻器，具有连接到第四电阻器的第二端的第一端、和连接到所述地节点的第二端。25.一种带隙基准发生器，包括第一类型的第一晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制在所述沟道中的电流的栅极，所述第一端连接到电压节点；第一类型的第二晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到第一类型的第一晶体管的第二端；第二类型的第一晶体管，包括其间被沟道分开的第一和第二端，并且包括用于控制所述沟道中的电流的栅极，所述第一端连接到第一类型的第二晶体管...

【专利技术属性】
技术研发人员：HV特兰，TH特兰，V萨林，A利，N汉佐，ST阮，
申请(专利权)人：硅存储技术公司，
类型：发明
国别省市：US[美国]