半导体存储装置制造方法及图纸

本发明专利技术要解决的问题是当写入数据比由存储核心一并传送的数据量还少时，不能产生纠错比特。本发明专利技术的半导体存储装置，其特征在于，具有从规定比特的数据生成纠错比特的纠错比特生成电路，利用从外部导入的数据和存储在存储单元中的数据，生成上述纠错比特。更详细地讲，具有：写放大器，接收从外部导入的第１数据；第１存储单元组，存储了与和上述第１数据相关的地址相对应的第２数据；纠错比特生成电路，根据上述第１和第２数据生成纠错比特；第２存储单元组，存储上述第１数据；和第３存储单元组，存储上述纠错比特。

【技术实现步骤摘要】

本专利技术涉及一种半导体存储装置，特别涉及搭载有ECC(errorcorrecting code，纠错码)功能的半导体存储装置。
技术介绍
服务器系统等都要求很高的可靠性，所以存储错误会发展成致命的系统故障。因此，为了避免存储错误的问题，存在具有纠错功能的存储器。该存储器能够检查出存储错误的存在，并特别指定错误发生的位置(比特)，把它纠正成正确的值。搭载有这种纠错功能即所谓ECC功能的存储器，具有汉明码作为用于纠错的校验比特。校验比特数与数据总线位宽相对应，可以这样求取设数据总线位宽为N比特时，纠错用比特数是对N取以2为底的对数，再加2。例如，如果是64比特，则需要8比特作为纠错用比特。因此，对于数据总线为64比特的存储器，进行256比特存取时，就需要8比特×4＝32比特的纠错比特。为了解决这个问题，如以下的专利文献所示，提供了一种方法，例如进行64比特的数据的突发(バ一スト)传送，以256比特单位作成纠错比特。根据这种方法，可以只需要9比特的纠错比特。专利文献1特开平11-102326号公报但是，存在这样的问题例如当纠错所需要的比特数是256比特，而数据写入不到256比特，例如是1个字节的时候，或者虽然进行突发写入，但其传送数据被屏蔽的时候，就不能产生纠错比特了。
技术实现思路
本专利技术的半导体存储装置，其特征在于，具有从规定比特的数据生成纠错比特的纠错比特生成电路，利用从外部导入的数据和存储在存储单元中的数据，生成纠错比特。另外，本专利技术的半导体存储装置，其特征在于，具有写放大器，接收从外部导入的第1数据；第1存储单元组，存储了与和第1数据相关的地址相对应的第2数据；纠错比特生成电路，根据第1和第2数据生成纠错比特；第2存储单元组，存储第1数据；和第3存储单元组，存储纠错比特。另外，本专利技术的半导体存储装置，搭载有突发模式，其特征在于由突发模式导入的数据只有一部分时，利用部分的数据和存储在存储单元中的数据生成纠错比特。另外，本专利技术的半导体存储装置，把规定比特的数据一并写入到多个存储单元，其特征在于，当规定比特的数据中的部分数据因屏蔽信息而没有被存储到对应的存储单元时，利用存储于对应的存储单元中的数据生成纠错比特。另外，本专利技术的半导体存储装置，与外部的存取比特长度比向存储单元存取的存取比特长度还小，其特征在于，具有ECC编码电路，在写入时，与一个存取地址相对应，从外部接收了向存储单元存取的存取比特长度的数据时，利用该接收的数据生成纠错比特；和ECC解码电路，在读出时，与一个存取地址相对应，根据存储单元的存取比特长度的数据和对应的纠错比特，进行ECC解码，ECC编码电路，在写入时，与一个存取地址相对应接收的数据比向存储单元存取的存取比特长度还少时，利用存储在与该存取地址对应的存储单元中的数据生成纠错比特。另外，本专利技术的半导体存储装置的ECC编码电路，其特征在于，接收的数据与向存储单元存取的存取比特数相等时，没有利用存储于上述那种存储单元中的数据就能生成纠错比特。如上所述，根据本专利技术，能够消除实际的数据输入数小于作为ECC处理对象的数据比特数时的问题。而且，数据输入数与作为ECC处理对象的数据比特数相等时，能够快速地生成纠错比特。附图说明图1是表示本专利技术第1实施方式的半导体存储装置的第1写入操作的图。图2是表示本专利技术第1实施方式的半导体存储装置的第2写入操作的图。图3是表示本专利技术第1实施方式的半导体存储装置的读出操作的图。图4是表示应用了本专利技术的半导体存储器的大致构成的图。图5是表示本专利技术第1实施方式的半导体存储装置的第3写入操作的图。图6是表示应用了本专利技术的半导体存储器的详细构成的图。图7是表示应用了本专利技术的半导体存储器的大致构成的图。图8是表示应用了本专利技术的半导体存储器的详细构成的图。图9a是表示本专利技术第2实施方式的半导体存储装置的写入操作的图。图9b是表示本专利技术第2实施方式的半导体存储装置的写入操作的概要的图。图10是表示本专利技术第3实施方式的半导体存储装置的大致构成的图。图11是应用了本专利技术的半导体存储器的第1详细时序图。图12是应用了本专利技术的半导体存储器的第2详细时序图。图13是应用了本专利技术的半导体存储器的第3详细时序图。具体实施例方式为了使本专利技术的上述以及其他目的、特征和效果更加明确，下面参照附图详细说明本专利技术的实施方式。图1至图3是表示本专利技术第1实施方式的半导体存储装置的图。图1是说明本实施方式的半导体存储装置的数据写入操作和ECC操作的图。在图1中，参考以下步骤进行说明接收256比特的数据，生成9比特的纠错比特，并存储至分别以256比特数据和纠错比特为对象的单元阵列核心块和ECC代码单元。本实施方式的半导体存储装置，具有多个单元阵列核心块1a～1d、ECC代码单元2、ECC编码电路3、写数据总线4和写放大器5a～5d。把单元阵列核心块1a～1d统称为单元阵列核心。下面详细说明其操作。本实施方式的半导体存储装置，通过突发写入的方式，使4个64比特的数据连续，即连续的第1至第4写入数据(64比特)，从半导体存储装置(存储器)的外部，经由写数据总线4，被分别依次导入到写放大器5a～5d。写放大器5a～5d，通过写使能信号/WE和表示4个数据有效的写入数据屏蔽(マスク)信号/DM被激活。64比特的数据分别对应1个地址，与第1写入数据对应的第1地址是从外部导入的外部地址，接下来的第2至第4地址是在内部产生的内部地址。ECC编码电路3从写放大器5a～5d接收共计256比特的写入数据，生成9比特的纠错比特。然后，256比特的写入数据和9比特的纠错比特分别被同时传送到存储核心块1a～1d和ECC代码单元2，并存储在对应的存储单元中。图2是表示图1的半导体存储装置的纠错比特的生成方法的图。在本实施方式中，表示256比特的突发数据中192比特被屏蔽时的纠错比特的形成方法。将与第1地址对应的64比特的第1写入数据，从外部经由写数据总线4导入到写放大器5a。不导入与第2至第4内部地址对应的写入数据。有关该写入数据的信息，通过例如从外部导入的写入数据屏蔽来管理。也就是说，存储器的存取控制器(图2中未图示，图4中的22)，能够通过该写入数据屏蔽信号/DM，掌握哪个数据有效，即是否接收了应该写入存储单元的数据。在本例中，通过表示第1写入数据有效的数据屏蔽信号/DM，只激活写放大器5a。根据与从外部导入的第1地址对应的地址，激活相当于存储单元块1a～1d内的规定的256比特的字线。接着，为了进行伪读(ダミ一リ一ド)，存取控制器(未图示)，根据读使能信号/RE和写入数据屏蔽信号/DM，使数据放大器6b～6d有效。通过这个操作，在与第2至第4内部地址对应的存储单元块1b～1d内的存储单元中存储的第2至第4数据，被读出至数据放大器6b～6d，并被传送到ECC编码电路3。然后，通过分别反转读使能信号/RE和写使能信号/WE，使数据放大器6b～6d非激活，使写放大器WA5a激活。通过这个操作，第1写入数据被写入到存储单元块1a内的与第1地址对应的存储单元。另外，ECC编码电路3，从自外部导入的64比特的第1写入数据和自存储单元块传送的共计192比特的第2至第4数据，作成9比特的纠错比特，并把刚生成的纠错比特写入到ECC代码单元本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于，具有从规定比特的数据生成纠错比特的纠错比特生成电路，利用从外部导入的数据和存储在存储单元中的数据，生成上述纠错比特。

【技术特征摘要】
JP 2005-2-22 2005-045316;JP 2004-4-12 2004-1166281.一种半导体存储装置，其特征在于，具有从规定比特的数据生成纠错比特的纠错比特生成电路，利用从外部导入的数据和存储在存储单元中的数据，生成上述纠错比特。2.一种半导体存储装置，其特征在于，具有写放大器，接收从外部导入的第1数据；第1存储单元组，存储了与和上述第1数据相关的地址相对应的第2数据；纠错比特生成电路，根据上述第1和第2数据生成纠错比特；第2存储单元组，存储上述第1数据；和第3存储单元组，存储上述纠错比特。3.根据权利要求1所述的半导体存储装置，其特征在于，还具有错误检查纠正电路，在上述纠错比特生成电路利用存储于上述存储单元中的数据生成纠错比特时，利用纠错比特对存储在上述存储单元中的数据进行纠正。4.根据权利要求1所述的半导体存储装置，其特征在于，上述半导体存储装置还具有存取控制器电路，上述存取控制器电路具有等待时间设定电路，该等待时间设定电路根据从外部导入的数据数，使输入上述数据或地址的时序可变。5.根据权利要求4所述的半导体存储装置，其特征在于，上述半导体存储装置还具有更新控制电路，该更新控制电路具有设定更新的周期的定时器，上述定时器实现与上述存取控制器电路的输出模式相对应的更新周期。6.根据权利要求1所述的半导体存储装置，其特征在于，上述半导体存储装置具有延迟写入用的地址寄存器和数据寄存器，通过在上述数据寄存器中存储的与前面周期的地址相对应的写入数据、和与前面周期的地址相对应的在存储单元中存储的数据，生成纠错比特。7.根据权利要求2所述的半导体存储装置，其特征在于，输入上述地址的端子和输入输出上述数据的端子被共用。8.一种半导体存储装置，把规定比特的数据一并写入到多个存储单元，其特征在于，当上述规定比特的数据中的部分数据因屏蔽信息而没有被存储到对应的存储单元时，利用存储于上述对应的存储单元中的数据生成纠错比特。9.根据权利要求8所述的半...

【专利技术属性】
技术研发人员：高桥弘行，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]