串行只读存储器装置以及存储器系统制造方法及图纸

本发明专利技术为一种串行只读存储器（ＳＲＯＭ）装置，其对应一地址范围，并且包括存储器阵列、接收地址时脉信号以便启动一地址周期的地址时脉接脚、接收资料时脉信号以便启动一资料周期的资料时脉接脚、在地址周期内接收第一控制信号以及在资料周期内接收第二控制信号的芯片选择／串接（ＣＳ／ＣＡＳ）接脚、在地址周期内接收地址并在资料周期内输出资料的第一资料接脚、以及接收外部资料并且能够透过定义于其间的串接资料路径与第一资料接脚连接的第二资料接脚。当串接资料路径为导通状态时，第二资料接脚所接收的外部资料可以传送到第一资料接脚。

【技术实现步骤摘要】

本专利技术有关于一种串行(serial)只读存储器装置，特别有关于一种新的串接型串行只读存储器。
技术介绍
在计算机系统中，通常硬件识别符(hardware identifier)或系统组态信息是储存在只读存储器(read-only memory，以下简称ROM)装置中，有时则储存在串行ROM(serial ROM，以下简称SROM)中。一个SROM通常包含存储器单元阵列，可供循序存取。每个存储器单元对应于一个地址，而SROM则对应于一个地址范围。当送到SROM的地址落在SROM的地址范围内时，SROM则被启动，并且储存下此地址，而且从SROM中与此储存地址相符合的存储器单元读出资料。当资料由此一存储器单元读出后，自动递增此储存地址，再读取阵列中下一个存储器单元。计算机系统在启动时，控制器会提供一个初始地址，如果此初始地址落在SROM的地址范围内，则资料会循序地从SROM中读出。由华邦电子(Winbond Electronics Corp.)所制造的串行ROM W551C通常是用在存储器系统中提供高达16Mb的记忆容量。图1概略表示一个存储器系统100的一部分，其包含多个具有SROM 102a和102b的W551C，其连接至数个总线线路。这些总线线路可以包括用来接收资料时脉信号的资料时脉线、用来接收地址时脉信号的地址时脉线、以及用来接收地址或传送资料的资料线。这些总线线路更连接至系统100的其它部分，其整个是以周边电路104来表示，用来提供控制信号或者交换资料。周边电路104可以包含微处理器、并列ROM等等。每个串行ROM W551C 102a和102b分别对应到不同的地址范围。举例来说，串行ROM W551C 102a可以是101-200的地址范围，而串行ROM W551C 102b则可以是201-300的地址范围。在系统100启动时，周边电路104会透过地址时脉线，送出地址时脉信号，用来重置SROM 102a和102b并且开始一个地址周期。接着在此地址周期中，初始地址会透过资料线送到所有的SROM。如果此初始地址落在某个SROM的地址范围内，则此SROM会被启动并且将此初始地址存入其中。接着在资料周期中，资料从被启动的SROM中位于此初始地址的存储器单元读出。在W551C SROM的例子中，资料可以在资料时脉信号中每个周期的一个或两个边缘侧时，从SROM中读出。每次从存储器单元中读出资料之后，储存在此被启动SROM中的地址便会自动地增加1，再存取下一个存储器单元。因为同一时间只能够存取一个SROM，所以每个SROM在存储器系统100中必须分配到与其它SROM不同的地址范围。此外，由于在地址周期所输入的地址仅有24位，所以根据此24位地址的架构，存储器系统100的最大记忆空间仅有16Mb。想要扩充存储器系统100的记忆空间，则需要增加在地址周期送到SROM的地址位数量，而此作法需要系统的其它部分，例如硬件或软件，一并进行大规模的修改。
技术实现思路
本专利技术实施例提出一种串行只读存储器(SROM)装置，其对应一地址范围，并且包括存储器阵列、接收地址时脉信号以便启动一地址周期的地址时脉接脚、接收资料时脉信号以便启动一资料周期的资料时脉接脚、在地址周期内接收第一控制信号以及在资料周期内接收第二控制信号的芯片选择/串接(CS/CAS)接脚、在地址周期内接收地址并在资料周期内输出资料的第一资料接脚、以及接收外部资料并且能够透过定义于其间的串接资料路径与第一资料接脚连接的第二资料接脚。当串接资料路径为导通状态时，第二资料接脚所接收的外部资料可以传送到第一资料接脚。此外，本专利技术实施例另提出一种存储器系统，包括地址时脉总线，用以传送地址时脉信号，其中上述地址时脉信号启动一地址周期；资料时脉总线，用以传送资料时脉信号，其中上述资料时脉信号启动一资料周期；数据总线，用以在上述地址周期内传送一地址，以及在上述资料周期内传送资料；芯片控制器；以及多个串行只读存储器(SROM)芯片。每一个SROM芯片分别对应于一个别地址范围并且包括存储器阵列；地址时脉接脚，耦接至上述地址时脉总线，用以接收上述地址时脉信号；资料时脉接脚，耦接至上述资料时脉总线，用以接收上述资料时脉信号；芯片选择/串接(CS/CAS)接脚，耦接至上述芯片控制器，用以在地址周期内接收一串接信号，在资料周期内接收一芯片选择信号；第一资料接脚，用以在地址周期内接收上述地址，在资料周期内输出资料；以及第二资料接脚，用以接收外部资料并且能够透过定义于其间之一串接资料路径与上述第一资料接脚连接，其中当上述串接资料路径为导通状态时，上述第二资料接脚所接收的上述外部资料可以传送到上述第一资料接脚。本专利技术有关的其它特征及优点则部分可见于以下的说明中，部分可由说明中轻易了解或者透过专利技术实现而获知。专利技术的特征及优点则可以透过所附申请专利范围所特别指出的元件及其组合而能够理解及得知。附图说明图1显示使用多个现有串行只读存储器(SROM)芯片所构成之一种现有存储器系统。图2显示符合本专利技术实施例的SROM的结构图。图3显示多个图2所示的SROM所构成的存储器系统。图号说明100 存储器系统；102a、102b SROM；104 周边电路； 200、200-1、200-2、200-3、200-4、200-5 SROM；202 地址时脉接脚；204 资料时脉接脚；206 第一资料接脚；208 芯片选择/串接接脚；210 第二资料接脚；212 芯片控制器；214 存储器阵列； 216 开关元件；218 闩锁元件；300 存储器系统；302 地址时脉总线；304 资料时脉总线；306 数据总线；308 控制器。具体实施例方式本专利技术实施例的参考编号以及范例则配合所附图式详细说明如下。在以下说明中，除了注记外，在所有图式中所采用的相同参考编号是用来标示相同或类似的元件部分。本专利技术实施例中提出一种具有多个串行只读存储器(SROM)芯片的SROM存储器系统。而在本专利技术实施例的SROM存储器系统，在不增加用来寻址SROM芯片的地址位数量的情况下，其存储容量可以很轻易地扩充。换言之，不需要因为扩充记忆储存量，而修改此存储器系统的总线结构。以下参考图2和图3说明本专利技术实施例。图2表示本专利技术实施例的SROM 200。如图2所示，SROM 200具有至少五个接脚，包括地址时脉接脚202、资料时脉接脚204、第一资料接脚206、芯片选择/串接(CS/CAS)接脚208、以及第二资料接脚210。在SROM 200中，芯片控制器212耦接至地址时脉接脚202并且接收一地址时脉信号，用以开始一个地址周期。芯片控制器212亦耦接至资料时脉接脚204并且接收一资料时脉信号，用以开始一个资料周期。芯片控制器212亦耦接至第一资料接脚206并且在地址周期内接收一地址。芯片控制器212亦耦接至CS/CAS接脚208并且接收一芯片选择信号。芯片控制器212控制存储器阵列214的操作，其用以在第一数据接脚206上提供资料。存储器阵列214包含一存储器单元阵列，每个存储器单元对应于一地址。所有存储器单元的地址则定义出SROM 200的地址范围。开关元件216连接于第一资料接脚206和第二资料接本文档来自技高网...

【技术保护点】
一种串行只读存储器装置，其对应一地址范围，其特征在于，包括：存储器阵列；地址时脉接脚，用以接收地址时脉信号，其中上述地址时脉信号启动一地址周期；资料时脉接脚，用以接收资料时脉信号，其中上述资料时脉信号启动一资料周期； 芯片选择／串接（ＣＳ／ＣＡＳ）接脚，用以在地址周期内接收一第一控制信号，在资料周期内接收一第二控制信号；第一资料接脚，用以在地址周期内接收地址，在资料周期内输出资料；以及第二资料接脚，用以接收外部资料并且能够透过定义 于其间的一串接资料路径与上述第一资料接脚连接，其中当上述串接资料路径为导通状态时，上述第二资料接脚所接收的上述外部资料可以传送到上述第一资料接脚。

【技术特征摘要】
1.一种串行只读存储器装置，其对应一地址范围，其特征在于，包括存储器阵列；地址时脉接脚，用以接收地址时脉信号，其中上述地址时脉信号启动一地址周期；资料时脉接脚，用以接收资料时脉信号，其中上述资料时脉信号启动一资料周期；芯片选择/串接(CS/CAS)接脚，用以在地址周期内接收一第一控制信号，在资料周期内接收一第二控制信号；第一资料接脚，用以在地址周期内接收地址，在资料周期内输出资料；以及第二资料接脚，用以接收外部资料并且能够透过定义于其间的一串接资料路径与上述第一资料接脚连接，其中当上述串接资料路径为导通状态时，上述第二资料接脚所接收的上述外部资料可以传送到上述第一资料接脚。2.如权利要求1所述的串行只读存储器装置，其特征在于，上述存储器阵列包含由多个存储器单元所构成的阵列，每一存储器单元对应于一地址，所有存储器单元的地址定义出所述的串行只读存储器装置的地址范围。3.如权利要求1所述的串行只读存储器装置，其特征在于，更包含一闩锁元件，用以在地址周期闩锁住上述第一控制信号。4.如权利要求3所述的串行只读存储器装置，其特征在于，更包含一开关元件，用以控制上述串接资料路径，其中被闩锁住的上述第一控制信号决定上述开关元件的状态。5.如权利要求1所述的串行只读存储器装置，其特征在于，上述第二控制信号用以决定选择或解除选择所述的串行只读存储器装置。6.如权利要求1所述的串行只读存储器装置，其特征在于，当地址周期内从第一资料接脚所接收到的地址是在所述的串行只读存储器装置的地址范围时，则所述的串行只读存储器装置被启动。7.如权利要求6所述的串行只读存储器装置，其特征在于，上述第二控制信号决定所述的串行只读存储器装置被选择或解除选择，并且当所述的串行只读存储器装置被启动且被选择时，资料从上述存储器阵列读出并且送至上述第一资料接脚。8.如权利要求1所述的串行只读存储器装置，其特征在于，更包含一控制器，其耦接至上述地址时脉接脚、上述资料时脉接脚、上述CS/CAS接脚以及上述第一资料接脚，其中上述控制器在地址周期内根据上述第一资料接脚所接收的地址决定所述的串行只读存储器装置是否被启动，并且在地址周期内根据上述CS/CAS接脚所接收的上述第一控制信号决定上述串接资料路径是否导通，以及在资料周期内根据上述CS/CAS接脚所接收的上述第二控制信号决定所述的串行只读存储器装置是否被选择。9.如权利要求1所述的串行只读存储器装置，其特征在于，上述资料周期是在上述地址周期之后开始。10.一种存储器系统，其特征在于，包括地址时脉总线，用以传送地址时脉信号，其中上述地址时脉信号启动一地址周期；资料时脉总线，用以传送资料时脉信号，其中上述资料时脉信号启动一资料周期；数据总线，用以在上述地址周期内传送一地址，以及在上述资料周期内传送资料；芯片控制器；以及多个串行只读存储器芯片，每一个分别对应于一个别地址范围并且包括存储器阵列；地址时脉接脚，耦接至上述地址时脉总线，用以接收上述地址时脉信号；资料时脉接脚，耦接至上述资料时脉总线，用以接收上述资料时脉信号；芯片选择/串接(CS/CAS)接脚，耦接至上述芯片控制器，用以在地址周期内接收一串接信号，在资料周期内接收一芯片选择信号；第一资料接脚，用以在地址周期内接收上述地址，在资料周期内输出资料；以及第二资料接脚，用以接收外部资料并且能够透过定义于其间的一串接资料路径与上述第一资料接脚连接，其中当上述串接资料路径为导通状态时，上述第二资料接脚所接收的上述外部资料可以传送到上述第一资料接脚。11.如权利要求10所述的存储器系统，其特征在于，每个串行只读存储器芯片的上述存储器阵列包含由多个存储器单元所构成的阵列，每一存储器单元对应于一地址，上述存储器阵列中...

【专利技术属性】
技术研发人员：陈煌忠，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]