半导体存储器件及其操作方法技术

本发明专利技术提供一种半导体存储器件，该半导体存储器件包括第一时钟输入单元，其用于基于在系统时钟信号与反相系统时钟信号的相交处的信号来产生第一时钟信号；第二输入单元，其用于基于在系统时钟信号与基准信号的相交处的信号来产生第二时钟信号；第三输入单元，其用于基于在反相系统时钟信号与基准信号的相交处的信号来产生第三时钟信号；延迟单元，其用于通过响应于延迟控制信号而使第一时钟信号延迟来产生延迟时钟信号；及时钟延迟控制单元，其用于响应于第二时钟信号与延迟时钟信号之间的相位差或第三时钟信号与延迟时钟信号之间的相位差来产生延迟控制信号。

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器件，且更具体而言，涉及一种用于接收 及传送半导体存储器件的时钟信号及命*号的电路。
技术介绍
半导体存储器件用以储存包括多个半导体器件的系统中的数据。当数 据处理器件例如中央处理单元(CPU)需要数据时，半导体存储器件输出与 自数据处理器件输入的地址相对应的数据或将自数据处理器件接收的数 据储存至对应于该地址的存储单元中。随着系统的操作速度增加且半导体集成技术的iu艮，半导*储器件需要以高速执行数据存取操作。为了以高速执行数据存取操作，已开发了 同步存储器件，以便与系统时钟同步地执行数据存取操作。为了提高同步存储器件的操作i!JL,已开发了双数据速率(DDR)同步 存储器件，以便与系统时钟的上升沿及下降沿两者同步地执行数据存取操 作。由于DDR同步存储器件应与系统时钟的上升沿及下降沿两者同步地 输入或输出数据，所以DDR同步存储器件应在系统时钟的一个周期内处 理两个数据。亦即，DDR同步存储器件应在系统时钟的每个上升沿及每 个下降沿输出数据或储存数据。通常，DDR同步存储器件响应于基准信号来接M传送系统时钟及反相系统时钟至其内部电路。此时，以相同占空比本文档来自技高网...

【技术保护点】
一种半导体存储器件，其包括：　　　　第一时钟输入单元，其用于基于在系统时钟信号与反相系统时钟信号的相交处的信号来产生第一时钟信号；　　　　第二输入单元，其用于基于在所述系统时钟信号与基准信号的相交处的信号来产生第二时钟信号；　　　　第三输入单元，其用于基于在所述反相系统时钟信号与所述基准信号的相交处的信号来产生第三时钟信号；　　　　延迟单元，其用于通过响应于延迟控制信号而延迟所述第一时钟信号来产生延迟时钟信号；以及　　　　时钟延迟控制单元，其用于响应于所述第二时钟信号与所述延迟时钟信号之间的相位差或所述第三时钟信号与所述延迟时钟信号之间的相位差来产生所述延迟控制信号。

【技术特征摘要】
KR 2006-9-29 10-2006-00964411.一种半导体存储器件，其包括第一时钟输入单元，其用于基于在系统时钟信号与反相系统时钟信号的相交处的信号来产生第一时钟信号；第二输入单元，其用于基于在所述系统时钟信号与基准信号的相交处的信号来产生第二时钟信号；第三输入单元，其用于基于在所述反相系统时钟信号与所述基准信号的相交处的信号来产生第三时钟信号；延迟单元，其用于通过响应于延迟控制信号而延迟所述第一时钟信号来产生延迟时钟信号；以及时钟延迟控制单元，其用于响应于所述第二时钟信号与所述延迟时钟信号之间的相位差或所述第三时钟信号与所述延迟时钟信号之间的相位差来产生所述延迟控制信号。2. 如权利要求1所述的半导体存储器件，其中，所ii^迟单元包括 延迟链，其用于延迟所述第一时钟信号以产生所^迟时钟信号；以及延迟控制器，其用于响应于所i^迟控制信号来控制所^迟链的延 迟量。3. 如权利要求2所述的半导体存储器件，其中，所i^迟链包括串联 连接的多个单位延迟，以使得所述第一时钟信号通过与自所i^迟控制器 输出的多个控制信号相对应的若干个单位延迟。4. 如权利要求3所述的半导体存储器件，其中，所述延迟控制器包括信号组合单元，其用于基于所述第一时钟信号及所述延迟控制信号来 产生移位控制信号；以及移位寄存器，其用于响应于所述移位控制信号将所述多个控制信号移 位至左侧或右侧并输出所述移位的控制信号。5. 如权利要求1所述的半导体存储器件，其中，所述时钟延迟控制单 元包括第一相位比较器，其用于比较所述第二时钟信号的相位与所i^迟时 钟信号的相位，以根据所述比较结果来输出上信号；第二相位比较器，其用于比较所述第三时钟信号的相位与所述延迟时 钟信号的相位，以根据所述比较结果来输出下信号；以及信号选择单元，其用于选择所述上信号及所述下信号之一，且响应于 选择信号来输出所选择的一个作为所^迟控制信号。6. 如权利要求5所述的半导体存储器件，其中，所述第一相位比较器 及所述第二相位比较器中的每一个包括一或多个触发器。7. 如权利要求5所述的半导体存储器件，其中，所述信号选择单元包括第一传输门，其用于响应于所iti^^信号的第一逻辑电平来将所述上 信号传送至所i^迟控制器；以及第二传输门，其用于响应于所iii^^信号的第二逻辑电平来将所述下 信号传送至所^X迟控制器。8. —种用于驱动半导体存储器件的方法，其包括基于在系统时钟信号与反相系统时钟信号的相交处的信号来产生第 一时钟信号；基于在所述系统时钟信号与基准信号的相交处的信号来产生第二时 钟信号；基于在所述反相系统时钟信号与所述基准信号的相交处的信号来产 生第三时钟信号；通过将所述第一时钟信号延迟一预定延迟量来产生延迟时钟信号；以及响应于所述第二时钟信号与所述延迟时钟信号之间的相位差或所述 第三时钟信号与所 _迟时钟信号之间的相位差来控制所述预定延迟量。9. 如权利要求8的方法，其中，所述预定延迟量的控制包括 比较所述第二时钟信号的相位与所^JE4迟时钟信号的相位； 比较所述第三时钟信号的相位与所^迟时钟信号的相位；以及 根据所述比较结果来控制所述预定延迟量。10. —种半导体存储器件，其包括第一时钟输入单元，其用于基于在系统时钟信号与反相系统时钟信号的相交处的信号来产生第一时钟信号；第二时钟输入单元，其用于基于在所述系统时钟信号与基准信号的相 交处的信号来产生第二时钟信号；第三时钟输入单元，其用于基于在所述反相系统时钟信号与所述基准 信号的相交处的信号来产生第三时钟信号；命令信号输入单元，其用于接收命令信号及所述基准信号，以输出第 一内部命^HT号；时钟延迟控制单元，其用于响应于所述第一时钟信号与所述第二时钟 信号之间的相位差或所述第一时钟信号与所述第三时钟信号之间的相位 差来产生延迟控制信号；命令延迟单元，其用于通过响应于所^迟控制信号而延迟所述第一 内部命4^号来产生第二内部命^Ht号；以及锁存单元，其用于响应于所述第一时钟信号来锁存所述第二内部命令 信号。11. 如权利要求10所述的半导体存储器件，其中，所述命令延迟单 元包括命令延迟链，其用于延迟所述第一内部命4HT号以产生所述第二内部 命*号；以及命令延迟控制器，其用于响应于所^迟控制信号来控制所述命令延 迟链的延迟量。12. 如权利要求ll所述的半导体存储器件，其中，所述命令延迟链包括串联连接的多个单位延迟，以使得所述第一内部命4^ft号通过与自所 述命令延迟控制器输出的多个控制信号相对应的若干个单位延迟。13. 如权利要求12所述的半导体存储器件，其中，所述命令延迟控 制器包括信号组合单元，其用于基于所述第一内部命令信号及所i^迟控制信 号来产生移位控制信号；以及移位寄存器，其用于通过响应于所述移位控制信号将所述多个控制信 号移位至左侧或右侧来输出所述多个控制信号。14. 如权利要求10所述的半导体存储器件，其中，所述时钟延迟控 制单元包括第一延迟链，其用于延迟所述第二时钟信号；第一延迟控制器，其用于响应于所i^迟控制信号来控制所述第一延 迟链的延迟量；第二延迟链，其用于延迟所述第三时钟信号；第二延迟控制器，其用于响应于所i^迟控制信号来控制所述第二延 迟链的延迟量；第一相位比较器，其用于比较所述第一时钟信号的相位与所述第一延 迟链的输出信号的相位，以根据所述比较结果来输出上信号；第二相位比较器，其用于比较所述第一时钟信号的相位与所述第二延 迟链的输出信号的相位，以根据所述比较结果来输出下信号；以及信号选捧单元，其用于通过响应于选择信号选择所述上信号及所述下 信号之一来产生所述延迟控制信号。15. —种用于驱动半导体存储器件的方法，其包括基于在系统时钟信号与反相系统时钟信号的相交处的信号来产生第 一时钟信号；基于在所述系统时钟信号与基准信号的相交处的信号来产生第二时 钟信号；基于在所述反相系统时钟信号与所述基准信号的相交处的信号来产 生第三时钟信号；基于命令信号及所逸基准信号来产生第一内部命令信号；响应于所述第 一时钟信号与所述第二时钟信号之间的相位差或所述 第一时钟信号与所述第三时钟信号之间的相位差来产生延迟控制信号；通过响应于所述延迟控制信号而延迟所述第一内部命令信号来产生 第二内部命4^ft号；以及响应于所述第 一 时钟信号来锁存所述第二内部命令信号。16. 如权利要求15所述的方法，其中，所^迟控制信号的产生包括 比较所述第一时钟信号的相位与所述第二时钟信号的相位； 比较所述第一时钟信号的相位与所述第三时钟信号的相位；以及 ...

【专利技术属性】
技术研发人员：金敬勋，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]