字符线驱动器制造技术

本发明专利技术公开一种集成电路（ＩＣ），包括第一以及第二降压电路，分别地由第一以及第二信号所控制，且耦接于第一节点以及低电压电源供应（Ｖｓｓ）、以及可控制的升压电路，耦接于该第一节点以及互补高电压电源供应（Ｖｃｃ），其中当该第一或该第二信号触发（ａｓｓｅｒｔ）至既定逻辑状态时，该第一节点被降压至逻辑低准位（ＬＯＷ）状态。

【技术实现步骤摘要】

本专利技术有关于集成电路的设计，特别是有关于字符线驱动器的设计。
技术介绍
半导体内存的核心部份包括至少一二维的内存单元数组，其中储存 了信息。 一般而言，字符线用来选取启动单元的列以及位线用来选取行， 以存取，亦即读或写单元。当字符线以及一位被启动时， 一个连接于其 上的特定的内存单元被选取。随着内存密度的增加，在字符线驱动器的数量或在单一字符在线的 内存单元数量也将增加，在这两种情形下，字符线驱动器的整体尺寸将 增加。大的字符线驱动器尺寸造成大量的漏电现象。事实上，在静态随机存取内存(SRAM)中，字符线驱动器的漏电现象约占了超过SRAM 芯片的整体漏电的一半。在双端口SRAM中，由于读取以及写入利用分别的字符线，因此字 符线驱动器的数量将变为两倍。如此不仅增加一个芯片的漏电现象，也 占用了较大的芯片区域。在一个假(pseudo)双端口临时文件例子中， 速度不是那么重要，因此同时的读取以及写入可借由在一个周期中读取 一个单元后再写入来实现。如此，只需要一字符线，且内存单元可为一 般的六晶体管(6-T) SRAM单元。因此，需要一种可触发(assert)字符线以在假双端口临时文本文档来自技高网...

【技术保护点】
一种集成电路，其特征在于，包括：第一以及第二降压电路，分别地由第一以及第二信号所控制，且耦接于第一节点以及低电压电源供应；以及可控制的升压电路，耦接于该第一节点以及互补高电压电源供应，当该第一或该第二信号触发至既定逻辑状态时，该第一节点被降压至逻辑低准位状态。

【技术特征摘要】
US 2006-11-15 11/599,9341.一种集成电路，其特征在于，包括第一以及第二降压电路，分别地由第一以及第二信号所控制，且耦接于第一节点以及低电压电源供应；以及可控制的升压电路，耦接于该第一节点以及互补高电压电源供应，当该第一或该第二信号触发至既定逻辑状态时，该第一节点被降压至逻辑低准位状态。2. 如权利要求1所述的集成电路，其特征在于，还包括既定数量的反向器，串接于该第一节点以及预期将被该集成电路所驱动的信号线之间。3. 如权利要求1所述的集成电路，其特征在于，该第一以及该第二信 号译码的地址信号。4. 如权利要求1所述的集成电路，其特征在于，该第一降压电路包括 至少一第一 N型金属氧化物半导体晶体管，其具有栅极耦接至该第一信 号、源极耦接至该Vss以及源极耦接至该第一节点。5. 如权利要求4所述的集成电路，其特征在于，该既定逻辑状态为逻 辑高准位状态。6. 如权利要求5所述的集成电路，其特征在于，该可控制的升压电路 包括第一以及第二串联的P型金属氧化物半导体晶体管，耦接于该第一 节点以及该互补高电压电源供应之间，该第一串联的P型金属氧化物半 导体晶体管的一栅极耦接至该第一信号，以及该第二串联的P型金属氧化物半导体晶体管的栅极耦接至该第二信号，当该第一或该第二信号触 发至逻辑高状态时，该第一节点将停止被升压至该互补高电压电源供应。7. 如权利要求1所述的集成电路，其特征在于还包括 第三以及第四信号，耦接至该第一以及该第二降压电路；以及 第五信号，耦接至该可控制的升压电路，该可控制的升压电路包括至少一 P型金属氧化物半导体晶体管，其 具有源极以及源极耦接于该第一节点以及该互补高电压电源供应之间以 及栅极耦接至该第五信号；且该第一降压电路包括第一以及第二串联的P型金属氧化物半导体晶体管，耦接于该互补 高电压电源供应以及该第一节点之间，其中该第一串联的P型...

【专利技术属性】
技术研发人员：吴经纬，李政宏，廖宏仁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]