半导体器件和数据处理系统技术方案

降低了能够访问外部存储器的电路的测试设计成本。包括内置自测电路，用于响应于对能够连接到存储器接口的外部存储器的访问请求，独立于用于执行存储器控制的存储器控制器，测试外部存储器，以及ＴＡＰ控制器用于控制内置自测电路并参考测试结果。采用多路复用器来根据通过ＴＡＰ控制器从外部输入的控制信息可切换地选择存储器控制器或内置自测电路作为用于连接到存储器接口的电路。内置自测电路根据通过ＴＡＰ控制器输入的指令可编程地生成和输出用于存储器测试的图案，并将从外部存储器读取的数据与预期值进行比较。

【技术实现步骤摘要】

本专利技术涉及一种具有用于测试外部存储器的内置自测(BIST ) 电路的半导体器件，并涉及一种当应用于片上系统形式的半导体器 件以及其中安装有存储器芯片连同片上系统形式的数据处理器的系 统封装形式的半导体器件时有效的技术。
技术介绍
在完成本专利技术之后进行的现有技术检索中，找到以下已知文献。 日本未审专利公开No. 2004-093433描述了 一种用于使用TAP(测试 存取端口 )控制器直接执行闪速存储器的操作测试的技术。诸如命 令和地址的测试信息通过使用扫描链直接提供给闪速存储器，其中 通过TAP控制器控制输入/输出。日本未审专利公开No. 2005-332555 描述了 一种用于执行待测试的SDRAM的性能比较的BIST电路，其 中基于通过使用TAP控制器输入的控制信息生成测试图案，并提供 给SDRAM,并且来自SDRAM的输出被输入到BIST电路。日本未 审专利公开No. HeilO ( 1998 ) -069800描述了 一种半导体集成电路， 其具有用于在测试期间刷新存储器电路的测试电路。
技术实现思路
本专利技术已经研究了以下关于能够访问外部存储器的诸如数据处 理器的半导体集成电路中外部存储器自测功能的要点。例如，专利技术人已经研究了通过连接在互相不同的半导体芯片中形成的数据处理器和诸如DDR2-SDRAM的外部存储器而作为一个SIP (系统封装) 形成的半导体模块。由此，根据半导体集成电路的制造商的不同， 外部存储器的规范不同。即使在外部存储器的规范符合JEDEC标准 的情况下，其也受限于封装的外部端子功能和端子布置。根据每个 制造商的不同，芯片的内部规范不同。在用于这种外部存储器的BIS T 电路并入在数据处理器中的情况下，根据外部存储器的规范来区别 BIST电路是无效的。可能允许CPU来执行用于由存储器控制器进行 的测试的测试程序，而不使用BIST电路；然而，为了执行各种存储 器测试，存储器控制器的规范必须充分公开。在基于客户规范设计 存储器控制器或者按照原样使用诸如IP (知识产权)模块的设计装 备的情况下，测试功能不可避免地受到约束。考虑到这些情况，已 经发现，采用可广泛适应于待测试存储器的规范之间的不同的BIST 电路对于降低测试设计成本是有用的。然而，在任何上述文献中都没有这种观点的描述。本专利技术的目的是提供一种半导体器件，其可以降低能够访问外部 存储器的电路的测试设计成本。本专利技术的另 一 目的是提供一种半导体器件，其可以根据待测试的 存储器的规范的不同容易地支持存储器测试。本专利技术的上述和其他目的和新颖特征将从本说明书的描述和附 图变得明显。以下将简要描述本专利技术的代表性方面。即，包括内置自测电路，用于响应于对能够连接到存储器接口的 外部存储器的访问请求，独立于用于执行存储器控制的处理单元， 测试外部存储器，以及例如使用TAP控制器来控制内置自测电路并 参考测试结果。采用多路复用器来根据通过TAP控制器从外部输入 的控制信息可切换地选择处理单元或内置自测电路作为用于连接到 存储器接口的电路。内置自测电路根据通过TAP控制器输入的指令 可编程地生成和输出用于存储器测试的地址、数据和命令，并将从外部存储器读取的数据与预期数据进行比较。这样，自测的内容不受处理单元的功能的限制。由于内置自测电路可以响应于来自TAP控制器的根据待测试存储器规范的指令生成用于存储器测试的地址、数据和命令；可以减少根据待测试存储器规范的不同的BIST电路的个别设计改变。下面将简要描述本专利技术的代表性方面的有益效果。可以降低半导体集成电路中能够访问外部存储器的电路的观'J试设计成本。此外，可以根据待测试的存储器的规范的不同容易地支持存储器 测试。附图说明的框图。图2是示出TAPCNT的细节的框图。图3是示出作为BISTC的细节的、用于通过测试图案和配置对 DDR2-SDRAM所进行的存取操作的地址、数据和命令的路径的框 图。图4是示出作为BISTC的细节的、关注于扫描路径与TAPCNT 的连接链的配置的框图。图5是示出BISTCNT的输入和输出信号的细节的框图。 图6是示出MTAPG的具体配置的框图。 图7是示出PSRMB的细节的框图。图8是示出用于允许扰频电路将地址和数据转换为伪随机数的 配置的逻辑电路图。图9是示出SDRAMIF的细节的框图。图IO是示出命令解码器的基础配置的框图。图11是示出命令解码器的存储器命令的输出定时的时序图。图12是示出CMPDT的细节的框图。图13是示出故障信息的获取控制的流程图。 图14是示出MISR的具体例子的框图。 图15是示出MDSEL的例子的框图。图16是示出用于确定时钟使能信号cke的初始值的多种方法的 说明示图。图17是示出根据本专利技术的半导体器件的另 一例子的框图。具体实施例方式1.实施方式的扭无要首先，将描述本专利技术的代表性实施方式的概要。在代表性实施方 式的概要描述中，给出附图的加括号的参考标号，仅用于示出其中 元件的概念。口 (8)，能够连接到外部^^储器(^4)' 「处理i元，用于执行i据 处理，包括基于外部存储器的数据的数据处理；内置自测电路(ll), 用于生成用于测试外部存储器的测试信号；多路复用器(13)，用 于可切换地将处理单元或内置自测电路连接到存储器接口 ；以及端 子，向其输入用于指示多路复用器在处理单元和内置自测电路之间 切换的信号。这样，自测的内容不受处理单元的功能的限制。根据一个具体方式，端子通过符合IEEE1149.1的TAP控制器连 接到多路复用器以控制内置自测电路并参考测试结果。根据另 一具体方式，端子通过TAP控制器连接到内置自测电路。 这样，内置自测电路可以响应于来自TAP控制器的根据待测试存储 器规范的指令，生成用于存储器测试的地址、数据和命令。根据另 一 具体方式，处理单元包括可以是针对外部存储器的访问制外部存储器的存储器控制器，以及内置自测电路根据通过TAP控 制器输入的指令可编程地生成用于存储器测试的地址、数据和命令， 并通过存储器接口输出它们，并且可以将从外部存储器读取的数据与预期数据进行比较。这样，自测的内容不受存储器控制器的功能的限制。内置自测电路可以响应于来自TAP控制器的根据待测试存 储器规范的指令来生成用于存储器测试的地址、数据和命令。因此， 可以减少根据待测试存储器规范的不同的BIST电路的个别设计改 变，这可以促进BIST电路的广泛适用性并有助于测试设计成本的降低。根据另一具体方式，内置自测电路使能地址选通信号，并在命令 输入使能之前建立地址信号(csi_n=0)。例如，内置自测电路使能 行地址选通信号(ras_n=0)，并在行地址命令输入使能之前建立行 地址信号(csi—n=0),以及使能列地址选通信号(cas—n=0),并在 列地址命令输入4吏能之前建立列地址信号(csi—n=0)。这样，可以 减轻其中地址选通信号必须在命令输入使能的同时被使能的这一 时 间约束，因此使得更易于确保用于地址选通信号和地址信号的建立 时间。因此，可以防止测试结果由于噪声等影响而不正确，这可以 提供具有高可靠性的测试结果。根据另 一具体方式，内置自测电路具有多对命令输入使能信号和 时钟使能信号的输出端子，选择性地使该多对命令输入使本文档来自技高网...

【技术保护点】
一种半导体器件，包括：存储器接口，能够连接到外部存储器；处理单元，用于执行数据处理，包括基于所述外部存储器的数据的数据处理；内置自测电路，用于生成用于测试所述外部存储器的测试信号；多路复用器，用于可切换地将所述处理单元或所述内置自测电路连接到所述存储器接口；以及端子，向其输入用于指示所述多路复用器在所述处理单元和所述内置自测电路之间切换的信号。

【技术特征摘要】
JP 2007-4-17 2007-1077721.一种半导体器件，包括存储器接口，能够连接到外部存储器；处理单元，用于执行数据处理，包括基于所述外部存储器的数据的数据处理；内置自测电路，用于生成用于测试所述外部存储器的测试信号；多路复用器，用于可切换地将所述处理单元或所述内置自测电路连接到所述存储器接口；以及端子，向其输入用于指示所述多路复用器在所述处理单元和所述内置自测电路之间切换的信号。2. 根据权利要求1所述的半导体器件，其中所述端子通过符合 IEEE 1149.1的TAP控制器连接到所述多路复用器以控制所述内置自 测电路并参考测试结果。3. 根据权利要求2所述的半导体器件，其中所述端子通过所述 TAP控制器连接到所述内置自测电路。4. 根据权利要求3所述的半导体器件，其中所述处理单元包括可以是针对所述外部存储器的访问请求 实体的逻辑电路以及用于响应于来自所述逻辑电路的访问请求来控 制所述外部存储器的存储器控制器，以及其中所述内置自测电路根据通过所述TAP控制器输入的指令可 编程地生成用于存储器测试的地址、数据和命令，并通过所述存储 器接口输出它们，并且可以将从所述外部存储器读取的数据与预期 数据进行比较。5. 根据权利要求1所述的半导体器件，其中在所述多路复用器连 接到所述内置自测电路的情况下，在指示到所述外部存储器的命令 有效的命令输入使能之前，使能地址选通信号，并为通过所述存储 器接口的输出建立地址信号。6. 根据权利要求5所述的半导体器件，其中所述内置自测电路使能行地址选通信号并在行地址命令输入使能之前建立行地址信号，以及使能列地址选通信号并在列地址命令输入使能之前建立列地址信号。7. 根据权利要求5所述的半导体器件，其中所述接口具有多对命令输入使能信号和时钟使能信号的输 出端子，选择性地使所述多对命令输入使能信号和时钟使能信号连 同地址、数据和数据选通信号一起有效，以及其中选择性地使多个外部存储器可操作，所述外部存储器共同地 接收地址、数据和数据选通信号。8. 根据权利要求7所述的半导体器件，其中所述内置自测电路可 以选择高电平或低电平作为时钟使能信号的初始值。9. 根据权利要求1所述的半导体器件，其中所述内置自测电路包括多个命令表，用于根据所述外部存储 器的规范将预定命令集的命令转换为存储器命令集的命令，以及其中所述多路复用器可以根据从命令表输出的选择信号选择命 令表的输出。10. 根据权利要求3所述的半导体器件，其中所述内置自测电路 包括比较确定电路，用于将从所述外部存储器读取的数据与通过所 述TAP控制器读取的预期数据进行比较，以及连续改写存储关于失 配的比较确定结果的存储器访问信息，直到比较确定结果的失配数 量达到指定数量。11. 根据权利要求4所述的半导体器件，其中所述内置自测电路 包括比较电路，用于将从所述外部存储器读取的数据与通过所述 ...

【专利技术属性】
技术研发人员：斋藤达也，山崎枢，铃木岩，备后武士，堀江启一，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[]