芯片封装结构的良率测试方法技术

本发明专利技术提供了一种芯片封装结构的良率测试方法，包括：提供至少一个批次的多芯片封装结构，切割多芯片封装结构形成多个芯片封装结构，每个芯片封装结构包括对外连接端；保持各个芯片封装结构在多芯片封装结构内的排布，通过对外连接端对各个芯片封装结构进行电学性能测试，并生成单批次良率分布图。根据本发明专利技术的实施例，切割多芯片封装结构形成多个芯片封装结构后，在各个芯片封装结构还保持在多芯片封装结构内的排布时即对各个芯片封装结构进行电学性能测试，减少了从封装到测试的等待时间，提高了效率，并且根据单批次良率分布图可对缺陷品进行准确定位，实现对缺陷品的有效追溯。溯。溯。

【技术实现步骤摘要】
芯片封装结构的良率测试方法


[0001]本专利技术涉及半导体
，尤其涉及一种芯片封装结构的良率测试方法。

技术介绍

[0002]近年来，在封装过程中，为了提高封装效率，行业内发展了面板级封装工艺。面板级封装工艺是将多个裸片置于载板后，在同一工序中进行塑封以及在同一工序中进行电连接结构的制作；之后切割形成多个芯片封装结构。
[0003]然而，相关技术中的面板级封装工艺的封装和电学性能测试是分开进行的。通常是封装完成后，然后再送去做电学性能测试，这样就会导致从封装到测试结果出来时间很长，不能及时的对缺陷产品进行有效追溯。

技术实现思路

[0004]本专利技术的专利技术目的是提供一种芯片封装结构的良率测试方法，该良率测试方法能及时对缺陷产品进行有效追溯，从而寻找导致产品缺陷的规律性原因，进而对相应工艺进行调整。该良率测试方法可不仅适用于面板级封装工艺形成的芯片封装结构，还可适用于晶圆级封装工艺形成的芯片封装结构。
[0005]为实现上述目的，本专利技术提供一种芯片封装结构的良率测试方法，包括：
[0006]提供至少一个批次的多芯片封装结构，切割所述多芯片封装结构形成多个芯片封装结构，每个所述芯片封装结构包括对外连接端；
[0007]保持各个所述芯片封装结构在所述多芯片封装结构内的排布，通过所述对外连接端对各个所述芯片封装结构进行电学性能测试，并生成单批次良率分布图。
[0008]可选地，将一个批次的所述多芯片封装结构固定在承载膜上，切割所述多芯片封装结构形成多个芯片封装结构步骤后，所述承载膜保持完整。
[0009]可选地，所述承载膜为UV膜或蓝膜。
[0010]可选地，所述多芯片封装结构为面板级芯片封装结构，进行电学性能测试时，保持各个所述芯片封装结构在所述面板级封装结构内的排布；或所述多芯片封装结构为晶圆级芯片封装结构，进行电学性能测试时，保持各个所述芯片封装结构在所述晶圆内的排布。
[0011]可选地，基于所述单批次良率分布图，从所述多个芯片封装结构中挑选出缺陷品。
[0012]可选地，采用测试治具对各个所述芯片封装结构进行电学性能测试，所述测试治具逐个对所述芯片封装结构进行电学性能测试，或所述测试治具逐组对所述芯片封装结构进行电学性能测试，每组所述芯片封装结构包括多个所述芯片封装结构。
[0013]可选地，还包括：判断是否存在：所述单批次良率分布图中的良率低于第一预设值，若判断结果为是，对所述判断结果进行文字提示和/或语音提示。例如文字提示和/或语音提示：良率低。
[0014]可选地，还包括：判断是否存在：所述芯片封装结构中缺陷品的集中度高于第二预设值，若判断结果为是，对所述判断结果进行文字提示和/或语音提示。例如文字提示和/或
语音提示：区域性缺陷。
[0015]可选地，还包括：判断是否存在：所述单批次良率分布图中的良率低于第一预设值和所述芯片封装结构中缺陷品的集中度高于第二预设值，若判断结果为是，对所述判断结果进行文字提示和/或语音提示。例如文字提示和/或语音提示：良率低且出现区域性缺陷。
[0016]可选地，检查所述批次的多芯片封装结构的制作工艺的参数是否为预设参数。
[0017]可选地，所述良率测试方法还包括：提供预定时间段内的多个批次的多芯片封装结构，判断预定时间段的各个批次的芯片封装结构中缺陷品的位置对应度是否高于第三预设值，若判断结果为是，文字提示和/或语音提示：系统性缺陷。
[0018]可选地，切割所述多芯片封装结构所形成的多个芯片封装结构的功能相同或不同。
[0019]与现有技术相比，本专利技术的有益效果在于：切割多芯片封装结构形成多个芯片封装结构后，在各个芯片封装结构还保持在多芯片封装结构内的排布时即对各个芯片封装结构进行电学性能测试，减少了从封装到测试的等待时间，提高了效率，并且根据单批次良率分布图可对缺陷品进行准确定位，实现对缺陷品的有效追溯。
附图说明
[0020]图1是本专利技术第一实施例的芯片封装结构的良率测试方法的流程图；
[0021]图2至图9是图1中的流程对应的中间结构示意图；
[0022]图10是本专利技术第二实施例的芯片封装结构的良率测试方法的流程图；
[0023]图11是本专利技术第三实施例的芯片封装结构的良率测试方法的流程图；
[0024]图12是本专利技术第四实施例的芯片封装结构的良率测试方法的流程图；
[0025]图13是本专利技术第五实施例的芯片封装结构的良率测试方法的流程图。
[0026]为方便理解本专利技术，以下列出本专利技术中出现的所有附图标记：
[0027]多芯片封装结构3
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芯片封装结构2
[0028]承载膜20
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载板30
[0029]待塑封件40
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裸片11
[0030]裸片的活性面11a
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裸片的背面11b
[0031]焊盘111
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保护层110
[0032]开口110a
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塑封层12
[0033]塑封层的背面12b
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塑封层的正面12a
[0034]导电凸块13
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支撑板31
[0035]测试治具21
具体实施方式
[0036]为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。
[0037]图1是本专利技术第一实施例的芯片封装结构的良率测试方法的流程图；图2至图9是图1中的流程对应的中间结构示意图。
[0038]首先，参照图1中的步骤S1、图2与图3所示，提供一个批次的多芯片封装结构3，切
割多芯片封装结构3形成多个芯片封装结构2，每个芯片封装结构2包括对外连接端。其中，图2是多芯片封装结构的俯视图；图3是沿着图2中的AA线的剖视图。
[0039]本实施例中，一个批次的多芯片封装结构3固定在承载膜20上。承载膜20可以为热分离膜、UV膜或蓝膜，具有粘性。切割多芯片封装结构3时，承载膜20保持完整。一些实施例中，承载膜20可以被切割部分厚度，例如三分之一厚度，以确保多个芯片封装结构2相互分开。
[0040]本实施例中，多芯片封装结构3由面板级封装工艺形成。面板级封装工艺可以包括步骤S11至S13。
[0041]步骤11：参照图4与图5所示，提供载板30与承载于载板30的多组待塑封件40，每组待塑封件40包括：裸片11，裸片11包括若干焊盘111，焊盘111位于裸片11的活性面11a；本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片封装结构的良率测试方法，其特征在于，包括：提供至少一个批次的多芯片封装结构，切割所述多芯片封装结构形成多个芯片封装结构，每个所述芯片封装结构包括对外连接端；保持各个所述芯片封装结构在所述多芯片封装结构内的排布，通过所述对外连接端对各个所述芯片封装结构进行电学性能测试，并生成单批次良率分布图。2.根据权利要求1所述的芯片封装结构的良率测试方法，其特征在于，将一个批次的所述多芯片封装结构固定在承载膜上，切割所述多芯片封装结构形成多个芯片封装结构步骤后，所述承载膜保持完整。3.根据权利要求2所述的芯片封装结构的良率测试方法，其特征在于，所述承载膜为热分离膜、UV膜或蓝膜。4.根据权利要求1所述的芯片封装结构的良率测试方法，其特征在于，所述多芯片封装结构为面板级芯片封装结构，进行电学性能测试时，保持各个所述芯片封装结构在所述面板级封装结构内的排布；或所述多芯片封装结构为晶圆级芯片封装结构，进行电学性能测试时，保持各个所述芯片封装结构在所述晶圆内的排布。5.根据权利要求1所述的芯片封装结构的良率测试方法，其特征在于，基于所述单批次良率分布图，从所述多个芯片封装结构中挑选出缺陷品。6.根据权利要求1所述的芯片封装结构的良率测试方法，其特征在于，采用测试治具对各个所述芯片封装结构进行电学性能测试，所述测试治具逐个对所述芯片封装结构进行电学...

【专利技术属性】
技术研发人员：韦烈福，张代雄，
申请(专利权)人：矽磐微电子重庆有限公司，
类型：发明
国别省市：