电路边界阵列架构中的动态资源管理制造技术

本发明专利技术题为“电路边界阵列架构中的动态资源管理”。本发明专利技术描述了用于在存储器操作期间将存储器阵列管芯动态地分配到多个堆叠管芯中的CMOS管芯的系统和方法。多个堆叠管芯可竖直堆叠并经由一个或多个竖直硅通孔(TSV)连接而连接在一起。存储器阵列管芯可仅包括存储器单元结构(例如，竖直NAND串)，而没有列解码器、行解码器、电荷泵、感测放大器、控制电路、页面寄存器或状态机。CMOS管芯可包含执行存储器操作诸如读取和写入存储器操作所必需的支持电路。一个或多个竖直TSV连接可允许多个堆叠管芯中的每个存储器阵列管芯与多个堆叠管芯中的一个或多个CMOS管芯通信或电连接。的一个或多个CMOS管芯通信或电连接。的一个或多个CMOS管芯通信或电连接。

【技术实现步骤摘要】
电路边界阵列架构中的动态资源管理

技术介绍

[0001]便携式消费电子器件需求的增长推动了对高容量存储设备的需求。非易失性半导体存储器设备，诸如闪存存储卡，已广泛用于满足对数字信息存储和交换的日益增长的需求。它们的便携性、多功能性和坚固耐用的设计以及它们的高可靠性和大容量，使得此类存储器设备理想地用于多种电子设备中，包括例如数字相机、数字音乐播放器、视频游戏控制器、PDA、蜂窝电话和固态驱动器(SSD)。半导体存储器设备可包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接至电源(例如，电池)时，非易失性存储器也允许存储和保留信息。非易失性存储器的示例包括闪存(例如，NAND型闪存和NOR型闪存)和电可擦除可编程只读存储器(EEPROM)。
[0002]半导体存储器管芯通常被放置在封装件中以允许更容易的搬运和组装，并且保护管芯免受损坏。虽然“管芯”的复数形式是“dice”，但使用“die”作为复数形式以及单数形式是常见的行业惯例。在一个示例中，一个或多个半导体存储器管芯和其他集成电路(诸如处理器)可被包裹在封装件内，其中管芯可在封装件内堆叠在彼此的顶部上。封装件可包括表面安装封装件，诸如BGA封装件或TSOP封装件。在封装件内竖直堆叠多个管芯(例如，在单个封装件内堆叠八个管芯)的一个有益效果是可减小总体形状因数和封装尺寸。在一些情况下，封装件可包括堆叠式多芯片封装件、系统级封装件(SiP)或芯片堆叠多芯片模块(MCM)。堆叠管芯之间的竖直连接(包括穿过管芯衬底(例如，穿过硅衬底)的直接竖直连接)可在管芯到管芯接合之前或之后在每个管芯内形成。竖直连接可包括硅通孔(TSV)。
附图说明
[0003]类似编号的元件是指不同的图中的共同部件。
[0004]图1是描绘存储器系统的一个实施方案的框图。
[0005]图2A描绘了两个单独管芯的一个实施方案。
[0006]图2B描绘了包括存储器阵列管芯和CMOS管芯的多个堆叠管芯的一个实施方案。
[0007]图3A至图3B描绘了集成存储器组件的各种实施方案。
[0008]图4是单片三维存储器结构的一个实施方案的一部分的透视图。
[0009]图5描绘了阈值电压分布。
[0010]图6A是描述将数据值分配给数据状态的一个示例的表。
[0011]图6B描绘了在编程操作期间施加到所选择的字线的一系列编程和验证脉冲的一个实施方案。
[0012]图7A描绘了多个堆叠管芯的一个实施方案。
[0013]图7B描绘了图7A中所描绘的多个堆叠管芯的一个实施方案，其中正在执行存储器操作。
[0014]图7C描绘了图7A中所描绘的多个堆叠管芯的一个实施方案，其中在存储器阵列管芯的存储器操作期间利用了第二竖直TSV总线。
[0015]图7D描绘了图7A中所描绘的多个堆叠管芯的一个实施方案，其中使用存储器阵列
管芯正在执行存储器操作。
[0016]图7E描绘了多个堆叠管芯层在存储器操作期间的一个实施方案。
[0017]图7F描绘了图7E中所描绘的多个堆叠管芯层在第二存储器操作期间的一个实施方案。
[0018]图7G描绘了图7E中所描绘的多个堆叠管芯层在两个存储器操作期间的一个实施方案。
[0019]图7H描绘了经由竖直TSV总线彼此通信的多个堆叠管芯的一个实施方案。
[0020]图7I描绘了布置在CMOS管芯下方的一组四个存储器阵列管芯的一个实施方案。
[0021]图8A是流程图，描述了用于在存储器操作期间动态地分配具有一个或多个CMOS管芯的一个或多个存储器阵列管芯的过程的一个实施方案。
[0022]图8B是流程图，描述了用于在存储器操作期间动态地分配具有一个或多个CMOS管芯的一个或多个存储器阵列管芯的过程的另一个实施方案。
[0023]图8C是流程图，描述了用于在存储器操作期间动态地分配具有一个或多个CMOS管芯的一个或多个存储器阵列管芯的过程的另选实施方案。
具体实施方式
[0024]本专利技术描述的技术用于动态地配对或分配包含存储器单元的一个或多个存储器阵列管芯(例如，NAND存储器管芯)与包含支持电路(例如，电荷泵、感测放大器、解码器和状态机)的一个或多个CMOS管芯，以用于使用一个或多个存储器阵列管芯来执行存储器操作。为了降低存储器系统成本和能量消耗，包括一个或多个存储器阵列管芯和一个或多个支持电路管芯的多个堆叠管芯可竖直堆叠并经由一个或多个竖直硅通孔(TSV)连接而连接在一起。一个或多个存储器阵列管芯可包括一个或多个存储器阵列。在一些情况下，一个或多个存储器阵列管芯可包括列解码器和/或行解码器以及存储器单元结构。在其他情况下，一个或多个存储器阵列管芯可仅包括存储器单元结构(例如，竖直NAND串)，而没有列解码器、行解码器、电荷泵、感测放大器、控制电路、页面寄存器和/或状态机。存储器单元结构可包括平面NAND结构、竖直NAND结构、位成本可缩放(BiCS)NAND结构、3D NAND结构或3D ReRAM结构。一个或多个CMOS管芯可包含用于执行各种存储器操作诸如读取、擦除和写入存储器操作的支持电路。支持电路可包括稳压器、电荷泵、感测放大器、页面寄存器和状态机。一个或多个CMOS管芯还可包括可用于执行各种计算任务诸如执行数据错误检测和校正的计算核心和/或控制电路。竖直TSV连接可允许可重新配置的电连接跨越多个堆叠管芯内的两个或更多个相邻管芯。在一个示例中，多个堆叠管芯可包括八个管芯，并且竖直TSV连接可包括竖直TSV总线，该竖直TSV总线跨越所有八个管芯并允许八个管芯中的每一个管芯与其他七个管芯中的一个或多个管芯电连接。该竖直TSV总线可允许多个堆叠管芯中的每个存储器阵列管芯与多个堆叠管芯中的每个CMOS管芯通信或电连接。
[0025]在一些实施方案中，布置在一个或多个支持电路管芯中的一个支持电路管芯上的管芯映射控制电路或状态机可基于第一支持电路管芯的可用性和/或用于存储器操作的性能度量来确定第一存储器阵列管芯与用于支持第一存储器阵列管芯的存储器操作的第一支持电路管芯之间的映射。管芯映射控制电路可包括一个或多个控制电路，这些控制电路包括状态机和/或组合逻辑电路。存储器操作可包括用于从第一存储器阵列管芯读取数据
的读取操作或用于将数据写入布置在第一存储器阵列管芯上的存储器单元的编程操作。性能度量可包括用于存储器操作的读取带宽或编程带宽。在一个示例中，为了满足特定读取带宽，多个堆叠管芯内的两个或更多个支持电路管芯可电连接到第一存储器阵列管芯，以便增加读取吞吐量。在将两个支持电路管芯分配给第一存储器阵列管芯的情况下，在读取操作期间感测的存储器单元的数量可增加两倍。在另一个示例中，为了满足特定编程带宽，多个堆叠管芯内的两个或更多个支持电路管芯可电连接到第一存储器阵列管芯，以便增加编程吞吐量。在编程操作期间将三个支持电路管芯分配给第一存储器阵列管芯的情况下，在编程操作期间被并发地编程的存储器单元的数量可增加三倍，因为可利用三倍数量的写入本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种装置，包括：多个堆叠管芯，所述多个堆叠管芯包括第一存储器阵列管芯；和管芯映射控制电路，所述管芯映射控制电路被配置为识别所述第一存储器阵列管芯的第一存储器操作并且针对所述第一存储器操作确定所述多个堆叠管芯中的第一组支持电路管芯，所述管芯映射控制电路被配置为设置所述多个堆叠管芯内的可配置电连接，使得所述第一存储器阵列管芯电连接到所述第一组支持电路管芯内的存储器阵列支持电路并且导致使用所述第一组支持电路管芯内的所述存储器阵列支持电路来执行所述第一存储器阵列管芯的所述第一存储器操作。2.根据权利要求1所述的装置，其中：所述第一组支持电路管芯内的所述存储器阵列支持电路包括用于感测与所述第一存储器阵列管芯内的存储器单元相关联的存储器单元电流的感测电路。3.根据权利要求1所述的装置，其中：所述管芯映射控制电路被配置为检测在所述第一存储器操作期间应使用所述多个堆叠管芯中的多于一个支持电路管芯以满足所述第一存储器操作的性能度量，并且响应于检测到在所述第一存储器操作期间应使用多于一个支持电路管芯而确定所述第一组支持电路管芯。4.根据权利要求3所述的装置，其中：所述第一组支持电路管芯包括两个支持电路管芯。5.根据权利要求3所述的装置，其中：所述第一存储器操作的所述性能度量包括满足至少特定读取带宽。6.根据权利要求1所述的装置，其中：所述第一存储器操作包括读取操作。7.根据权利要求1所述的装置，其中：所述管芯映射控制电路布置在所述第一组支持电路管芯中的一个支持电路管芯上。8.根据权利要求1所述的装置，其中：所述管芯映射控制电路被配置为识别所述多个堆叠管芯中的第二存储器阵列管芯的第二存储器操作，并且针对所述第二存储器操作确定所述多个堆叠管芯中的第二组支持电路管芯。9.根据权利要求7所述的装置，其中：所述管芯映射控制电路被配置为导致使用所述第二组支持电路管芯内的存储器阵列支持电路来执行所述第二存储器阵列管芯的所述第二存储器操作，所述第二存储器阵列管芯的所述第二存储器操作和所述第一存储器阵列管芯的所述第一存储器操作并发地执行。10.根据权利要求1所述的装置，其中：所述第一存储器阵列管芯包括竖直NAND串。11.一种方法，包括：识别多个堆叠管芯中的第一存储器阵列管芯的第一存储器操作；识别所述多个堆叠管芯中的第二存储器阵列管芯的第二存储器操作；检测所述多个堆叠管芯中的第一支持电路...

【专利技术属性】
技术研发人员：TT霍昂，M利克博登，A库卡尼，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：