半导体存储装置制造方法及图纸

实施方式提供一种能够抑制写入动作的性能劣化且执行插入动作的半导体存储装置。一实施方式的半导体存储装置具备：存储单元，连接于字线；以及控制电路，构成为执行反复进行编程循环的写入动作，所述编程循环包括将编程电压施加于字线的编程动作、及接在编程动作之后继续进行的验证动作。控制电路构成为，在写入动作中，每反复进行一次编程循环，便使编程电压上升第1量，在使写入动作中断的情况下，在重新开始写入动作后第n次(n为1以上的整数)为止的编程动作中，将第1量变更为第2量，所述第2量是小于第1量的正数。是小于第1量的正数。是小于第1量的正数。

【技术实现步骤摘要】
半导体存储装置
[0001][相关申请][0002]本申请享有以日本专利申请2020
‑
77416号(申请日：2020年4月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]实施方式涉及一种半导体存储装置。

技术介绍

[0004]已知有NAND(Not And，与非)型闪速存储器作为能够非易失地存储数据的半导体存储装置。

技术实现思路

[0005]实施方式提供一种能够抑制写入动作的性能劣化且执行插入动作的半导体存储装置。
[0006]实施方式的半导体存储装置具备：存储单元，连接于字线；以及控制电路，构成为执行反复进行编程循环的写入动作，所述编程循环包括将编程电压施加于所述字线的编程动作、及接在所述编程动作之后继续进行的验证动作。所述控制电路构成为，在所述写入动作中，每反复进行一次所述编程循环，便使所述编程电压上升第1量，在使所述写入动作中断的情况下，在重新开始所述写入动作后第n次(n为1以上的整数)为止的编程动作中，将所述第1量变更为第2量，所述第2量是小于所述第1量的正数。
附图说明
[0007]图1是用来说明第1实施方式的存储器系统的构成的框图。
[0008]图2是用来说明第1实施方式的存储单元阵列的构成的电路图。
[0009]图3是用来说明第1实施方式的存储单元晶体管的阈值电压分布的示意图。
[0010]图4是用来说明第1实施方式的存储器系统中的写入动作的指令序列及时序图。
>[0011]图5是用来说明第1实施方式的存储器系统中的插入动作的指令序列及时序图。
[0012]图6是用来说明第1实施方式的存储器系统中将中断考虑在内的写入动作的流程图。
[0013]图7是用来说明第1实施方式的存储器系统中将中断考虑在内的写入动作的时序图。
[0014]图8(A)～(C)是用来说明比较例的写入动作中的阈值电压分布变化的示意图。
[0015]图9(A)～(C)是用来说明第1实施方式的写入动作中的阈值电压分布变化的示意图。
[0016]图10是用来说明第2实施方式的存储器系统中将中断考虑在内的写入动作的流程图。
[0017]图11是用来说明第2实施方式的第1例的存储器系统中将中断考虑在内的写入动作的流程图。
[0018]图12(A)、(B)是用来说明第2实施方式的第1例的存储器系统中将中断考虑在内的写入动作的时序图。
[0019]图13是用来说明第2实施方式的第2例的存储器系统中将中断考虑在内的写入动作的流程图。
[0020]图14(A)、(B)是用来说明第2实施方式的第2例的存储器系统中将中断考虑在内的写入动作的时序图。
[0021]图15是用来说明第2实施方式的第3例的存储器系统中将中断考虑在内的写入动作的流程图。
[0022]图16是用来说明第2实施方式的第4例的存储器系统中将中断考虑在内的写入动作的流程图。
[0023]图17是用来说明第3实施方式的存储器系统中将中断考虑在内的写入动作的流程图。
[0024]图18是用来说明第3实施方式的存储器系统中将中断考虑在内的写入动作的时序图。
[0025]图19是用来说明第4实施方式的存储器系统中将中断考虑在内的写入动作的流程图。
[0026]图20是用来说明第4实施方式的存储器系统中将中断考虑在内的写入动作的时序图。
具体实施方式
[0027]以下，参照附图对实施方式进行说明。此外，在以下说明中，对于具有同一功能及构成的构成要素标注共通的参照符号。另外，在对具有共通的参照符号的多个构成要素进行区分的情况下，对该共通的参照符号标注下标来进行区分。此外，在无需对多个构成要素特别进行区分的情况下，仅对该多个构成要素标注共通的参照符号，而不标注下标。
[0028]1.第1实施方式
[0029]对第1实施方式进行说明。以下，例举作为非易失性存储器的NAND闪速存储器及具备该NAND闪速存储器的存储器系统进行说明。
[0030]1.1构成
[0031]对第1实施方式的存储器系统的构成进行说明。
[0032]1.1.1存储器系统
[0033]首先，使用图1，对包含第1实施方式的存储器系统的构成的概要进行说明。
[0034]如图1所示，存储器系统1具备半导体存储装置(NAND闪速存储器)100及存储器控制器200。NAND闪速存储器100与存储器控制器200例如可以通过它们的组合构成一个半导体装置，可以列举如SD
TM
卡的存储卡、或SSD(solid state drive，固态驱动器)等作为其示例。
[0035]NAND闪速存储器100具备多个存储单元，非易失地存储数据。存储器控制器200通过NAND总线连接于NAND闪速存储器100，并通过主机总线连接于主机装置300。而且，存储器
控制器200控制NAND闪速存储器100，并且响应从主机装置300接收的命令，对NAND闪速存储器100进行访问。主机装置300例如为数码相机或个人电脑等，主机总线例如是按照SD
TM
接口、SAS(Serial attached SCSI(small computer system interface，小型计算机系统接口)，串行连接SCSI)、SATA(Serial ATA(advanced technology attachment，高级技术附加装置)，串行ATA)、PCIe(Peripheral component interconnect express，外围部件互连标准)的总线。NAND总线按照NAND接口进行信号收发。
[0036]NAND接口的信号的具体例为芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号WEn、读使能信号REn、就绪/忙碌信号RBn、及输入输出信号I/O。
[0037]信号CEn是用来启用NAND闪速存储器100的信号，由“L(低(Low))”电平断定。信号CLE及ALE是通知NAND闪速存储器100输入到NAND闪速存储器100的输入信号I/O分别为指令及地址的信号。信号Ren由“L”电平断定，是用来从NAND闪速存储器100读出输出信号I/O的信号。信号Wen也由“L”电平断定，是用来将输入信号I/O擷取到NAND闪速存储器100的信号。就绪/忙碌信号RBn是表示NAND闪速存储器100处于就绪状态(能够从存储器控制器200接收命令的状态)还是忙碌状态(无法从存储器控制器200接收命令的状态)的信号，“L”电平表示忙碌状态。输入输出信号I/O是例如8比特的信号。而且，输入输出信号I/O是在NAND闪速存储器100与存储器控制器200之间收发的数据的实体，也就是指令CMD、地址ADD、以及写入数据及读出数据等数据DAT。
[0038]1.1.2存储器控制器
[0039]继本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：存储单元，连接于字线；以及控制电路，构成为执行反复进行编程循环的写入动作，所述编程循环包括将编程电压施加于所述字线的编程动作、及接在所述编程动作之后继续进行的验证动作；且所述控制电路构成为，在所述写入动作中，每反复进行一次所述编程循环，便使所述编程电压上升第1量，在使所述写入动作中断的情况下，在重新开始所述写入动作后第n次(n为1以上的整数)为止的编程动作中，将所述第1量变更为第2量，所述第2量是小于所述第1量的正数。2.根据权利要求1所述的半导体存储装置，其中所述控制电路构成为，使所述写入动作在所述编程循环中从所述编程动作结束到所述验证动作结束为止的第1期间内中断的情况下，在使所述写入动作的中断重新开始后第n次为止的编程动作中，将所述第1量变更为所述第2量。3.根据权利要求1所述的半导体存储装置，其中所述控制电路构成为，在使所述写入动作中断的情况下，在使所述写入动作的中断重新开始以后的所有编程动作中，均将所述第1量变更为所述第2量。4.一种半导体存储装置，具备：存储单元，连接于字线；以及控制电路，构成为执行反复进行编程循环的写入动作，所述编程循环包括将编程电压施加于所述字线的编程动作、及接在所述编程动作之后继续进行的验证动作；且所述控制电路构成为，在所述写入动作中，每进行一次所述编程循环，便使所述编程电压上升第1量，在使所述写入动作中断时执行第1动作且所述第1动作满足条件的情况下，在使所述写入动作重新开始...

【专利技术属性】
技术研发人员：原田佳和，长井裕士，菊池贤朗，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：