非易失性存储器件和控制方法技术

公开了非易失性存储器件和控制方法。所述非易失性存储器件包括存储阵列、位线、多条字线、第一控制电路和第二控制电路。所述位线连接至存储阵列的第一存储串。所述多条字线连接至第一存储串的存储单元，每条字线连接至相应的存储单元。第一控制电路被配置为在预充电时间段期间向所述位线施加位线预脉冲信号。第二控制电路被配置为向被选择字线施加字线信号，并且向设置在选择栅极线和被选择字线之间的字线施加多个字线预脉冲信号。所述多个字线预脉冲信号的电压电平是递增的。脉冲信号的电压电平是递增的。脉冲信号的电压电平是递增的。

【技术实现步骤摘要】
非易失性存储器件和控制方法
[0001]本申请是申请号为201980002808.4、申请日为2019年10月22日、专利技术名称为“非易失性存储器件和控制方法”的中国专利技术专利申请的分案申请。


[0002]本专利技术涉及非易失性存储器件和控制方法，更具体而言，涉及能够施加具有不同电压电平的字线预脉冲信号并且降低编程干扰的非易失性存储器件和控制方法。

技术介绍

[0003]非易失性存储器件(例如，闪速存储器)已经变成诸如个人计算机、闪存驱动器、数字照相机和移动电话的各种电子产品中的优选存储器。闪速存储器件经历了快速发展。闪速存储器可以在无需加电的情况下对数据进行相当长时间的存储，并且具有诸如高集成水平、快速存取、易于擦除和重写的优点。为了进一步提高闪速存储器件的位密度以及降低其成本，开发出了三维(3D)NAND闪速存储器。3D NAND存储架构在垂直方向上以多层方式堆叠存储单元，从而实现了比传统NAND存储器更高的密度。随着更多的层的添加，位密度增大，因而增加了更多的存储容量。随着层的增多，编程干扰也变得更加严重。可以对连接至未被选择存储串的未被选择位线施加预脉冲信号，从而去除未被选择存储串的升压电荷(电子)。然而，随着层的增加，沟道长度也相应增大。由于增大的沟道长度的原因将降低位线预充电对底部沟道当中保留的电子的作用。一种改善位线预充电效果的传统方法是延长位线预脉冲时间，但是这样做将牺牲并且影响数据编程时间。另一种改善位线预充电效果的传统方法是提高位线预脉冲的电压电平，但是这样做将增加位线晶体管的击穿现象的风险。因此，需要对此进行改进。

技术实现思路

[0004]因此，本专利技术的目的是提供一种能够施加具有不同电压电平的字线预脉冲信号并且能够降低编程干扰的非易失性存储器件和控制方法。
[0005]实施例提供了一种非易失性存储器件。所述非易失性存储器件包括：包括多个存储串的存储阵列，每个存储串包括选择栅晶体管以及与所述选择栅晶体管串联连接的多个存储单元；连接至所述多个存储串中的第一存储串的位线；连接至所述多个存储串中的第一存储串的选择栅晶体管的选择栅极线；连接至所述多个存储串中的第一存储串的多个存储单元的多条字线，每条字线连接至所述第一存储串的相应存储单元；被配置为在预充电时间段期间对所述位线施加位线预脉冲信号的第一控制电路；以及被配置为在所述预充电时间段期间向所述多条字线中的被选择字线施加字线信号并且向设置在所述选择栅极线和所述被选择字线之间的字线施加多个字线预脉冲信号的第二控制电路，其中，所述多个字线预脉冲信号的电压电平是递增的。
[0006]另一实施例提供了一种非易失性存储器件的控制方法。所述非易失性存储器件具有包括多个存储串的存储阵列，并且每个存储串包括选择栅晶体管以及与选择栅晶体管串
联连接的多个存储单元。所述控制方法包括：在预充电时间段期间向连接至所述多个存储串中的第一存储串的位线施加位线预脉冲信号；在所述预充电时间段期间向连接至所述第一存储串的多个存储单元中的被选择存储单元的被选择字线施加字线信号；以及在所述预充电时间段期间向连接至所述第一存储串的多个存储单元并且设置在所述选择栅极线和所述被选择字线之间的多条字线施加多个字线预脉冲信号，其中，所述多个字线预脉冲信号的电压电平是递增的。
[0007]对于本领域技术人员而言，在阅读了下文对通过各幅附图例示的优选实施例的详细描述之后，本专利技术的这些和其他目标无疑将变得显而易见。
附图说明
[0008]图1是根据本专利技术实施例的非易失性存储器件的示意图。
[0009]图2是示出了根据本专利技术实施例的图1所示的非易失性存储器件的存储串和相关连接线的示意图。
[0010]图3是示出了根据本专利技术实施例的图1所示的非易失性存储器件的未被选择存储串和相关连接线的示意图。
[0011]图4和图5是根据本专利技术实施例的图3所示的存储串的信号时序图。
具体实施方式
[0012]参考图1，其示出了根据本专利技术实施例的非易失性存储器件1的示意图。非易失性存储器件1可以是NAND闪速存储器。例如，非易失性存储器件1可以是三维(3D)NAND闪速存储器。非易失性存储器件1包括存储阵列10以及控制电路20和30。存储阵列10包括多个存储串。每个存储串包括多个存储单元。每个串的存储单元串联连接到一起。字线与半导体沟道的相交形成了存储单元。顶部选择栅极线TSG、字线WL、顶部虚设字线TDMY、底部虚设字线BDMY和底部栅极线BSG被连接在存储阵列10和控制电路20之间。位线BL连接在存储阵列10和控制电路30之间。
[0013]图2是示出了根据本专利技术实施例的图1所示的非易失性存储器件1的存储串和相关连接线的示意图。存储阵列10的存储串包括但不限于顶部选择栅晶体管、至少一个顶部虚设存储单元、多个存储单元、至少一个底部虚设存储单元和底部选择栅晶体管。位线BL耦接至存储串。顶部选择栅极线TSG连接至存储串的顶部选择栅晶体管。至少一个顶部虚设存储单元与顶部选择栅晶体管串联连接。至少一条顶部虚设字线TDMY连接至存储串的至少一个顶部虚设存储单元。每条顶部虚设字线单独连接至顶部虚设存储单元。所述多个存储单元可以被配置为存储数据。所述多个存储单元可以与所述至少一个顶部虚设存储单元串联连接。字线WL连接至存储串的存储单元。每条字线WL单独地连接至存储单元。此外，存储阵列10的存储串的存储单元在顶部虚设存储单元和底部虚设存储单元之间沿第一方向顺次设置，并且相应地，字线WL在顶部虚设字线TDMY和底部虚设字线BDMY之间沿所述第一方向顺次设置。
[0014]此外，所述至少一个底部虚设存储单元与所述多个存储单元串联连接。至少一条底部虚设字线BDMY连接至存储串的所述至少一个底部虚设存储单元。每条底部虚设字线BDMY单独连接至底部虚设存储单元。底部选择栅晶体管与所述至少一个底部虚设存储单元
串联连接。底部选择栅极线BSG连接至存储串的底部选择栅晶体管。可以由所述控制电路以及外部电路通过非易失性存储器件1的所述连接线对存储单元内的数据写入和擦除进行控制。
[0015]在预充电时间段(编程之前)期间，控制电路30被配置为对存储阵列10的未被选择存储串的未被选择位线BL施加位线预脉冲信号。例如，对于每一未被选择存储串，控制电路30被配置为在所述预充电时间段期间对每一未被选择存储串的未被选择位线BL施加位线预脉冲信号。控制电路20被配置为对顶部选择栅极线TSG施加顶部选择栅预脉冲信号，并且对底部选择栅极线BSG施加底部选择栅预脉冲信号。此外，控制电路20被配置为对未被选择存储串的被选择字线施加字线信号。控制电路20被配置为对设置在被选择字线和顶部虚设字线TDMY(或顶部选择栅TSG)之间的字线施加多个字线预脉冲信号。控制电路20还被配置为对设置在字线和顶部选择栅TSG之间的顶部虚设字线TDMY施加顶部虚设字线预脉冲信号，并且对设置在字线和底部选择栅BSG之间的底部虚设字线BDMY施加底部虚设字线预脉冲信号。
[0016]此外，施本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性存储器件，包括：包括多个存储串的存储阵列，每个存储串包括选择栅晶体管以及与所述选择栅晶体管串联连接的多个存储单元；连接至所述多个存储串中的第一存储串的位线；连接至所述多个存储串中的所述第一存储串的所述选择栅晶体管的选择栅极线；连接至所述多个存储串中的所述第一存储串的所述多个存储单元的多条字线，每条字线连接至所述第一存储串的相应存储单元；控制电路，所述控制电路被配置为控制所述非易失性存储器件执行：向连接至所述第一存储串的位线施加位线预脉冲信号；向所述第一存储串中的被选择存储单元的被选择字线施加字线信号；以及向设置在所述选择栅晶体管和所述被选择存储单元之间的存储单元的字线施加字线预脉冲信号，其中，所述字线信号的电压电平小于所述字线预脉冲信号的电压电平，且所述字线信号先于所述字线预脉冲信号结束。2.根据权利要求1所述的非易失性存储器件，其中，从所述被选择存储单元至所述选择栅晶体管，所述字线预脉冲信号的电压电平依次递增，所述字线预脉冲信号的脉冲持续时间依次增加。3.根据权利要求1所述的非易失性存储器件，其中，所述存储阵列还包括至少一个虚设存储单元，所述至少一个虚设存储单元设置在所述选择栅晶体管和所述多个存储单元之间并且与所述选择栅晶体管和所述多个存储单元串联连接，并且所述非易失性存储器件还包括至少一条虚设字线，每条虚设字线连接至相应的虚设存储单元，其中，所述控制电路被配置为向所述至少一条虚设字线施加虚设字线预脉冲信号。4.根据权利要求3所述的非易失性存储器件，其中，在所述预充电时间段期间，所述虚设字线预脉冲信号的电压电平大于所述字线信号以及施加至设置在所述至少一条虚设字线和所述被选择字线之间的所述字线的所述多个字线预脉冲信号的电压电平。5.根据权利要求3所述的非易失性存储器件，其中，在所述预充电时间段期间，所述虚设字线预脉冲信号的结束在所述字线信号以及施加至设置在所述至少一条虚设字线和所述被选择字线之间的所述字线的所述多个字线预脉冲信号的结束之后。6.根据权利要求3所述的非易失性存储器件，其中，在所述预充电时间段期间，所述虚设字线预脉冲信号的脉冲持续时间大于所述字线信号以及施加至设置在所述至少一条虚设字线和所述被选择字线之间的所述字线的所述多个字线预脉冲信号的脉冲持续时间。7.根据权利要求1所述的非易失性...

【专利技术属性】
技术研发人员：贾建权，崔莹，游开开，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：