在电路设计阶段期间自动优化器件结构制造技术

本发明专利技术涉及在电路设计阶段期间自动优化器件结构。提供了一种改善超大规模集成电路的电路设计的方法，所述设计代表了在电路中互连的多个半导体器件。确定是否所述设计中的所述多个半导体器件中的一个器件的特征的边缘可以沿第一方向移动允许的范围内的距离，以便满足所述电路的性能目标和匹配目标。如果如此，沿所述第一方向移动所述边缘所述距离，所述距离被计算为最好地满足所述性能目标和所述匹配目标。对所述多个半导体器件中的每一个器件重复上述步骤。如果需要，重复上述步骤直到认为所述电路的所述性能目标和匹配目标得以充分满足。

【技术实现步骤摘要】

本专利技术涉及微电子元件例如包括微电子器件的集成电路的设计和制造。
技术介绍
在设计的电路设计阶段期间，使用多种方法优化版图的晶体管的性能。例如，在共同受让的Christopher J.Gonzalez等的题目为“Method forImplementing Overlay-Based Modification of VLSI Design Layout”的待批准的美国申请No.11/278,162中，通过在设计规则允许的范围内离沟道尽可能远地向外移动晶体管的n阱(掺杂的半导体区域)的边界，可以最大化单独器件的性能。当版图中的绝大多数器件比紧凑模型的参考器件弱时，该方法将是有利的，其中紧凑模型代表带具有参考性能级别的器件版图。然后，因为仅沿一个方向移动边界是简单的，并且可以将边界移动到器件容易与紧凑模型的参考器件一致的位置，所以可以应用仅仅改善所有器件性能的方法。然而，有时每个设计意图预期的是版图的某些器件需要弱于或强于紧凑模型的参考器件。然后，在需要改变器件的性能(同时保持电路设计中的周围的器件的性能)时，必须通过与设计意图相关的指令集合来修改移动边缘的特定方向。在另一个实例中，如在共同拥有的Dureseti Chidambarrao等的题目为“Methodology For Layout-Based Modulation And Optimization OfNitride Liner Stress Effect In Compact Models”的美国专利公开No.2007/0028195中所描述的，可以建模晶体管的应力衬里的改变对于该晶体管性能的影响。-->
技术实现思路
根据本专利技术的方面，提供了一种方法用于改善具有在电路中互连的多个半导体器件的超大规模集成电路的设计。在所述方法中，所述设计中的所述多个半导体器件中的一个器件的特征的边缘可沿相对于固定的参考的第一方向移动，当这样做时可以改善所述电路的性能。可以对所述多个半导体器件中的每一个器件重复移动所述边缘的所述步骤。例如，根据本专利技术的一个方面，提供了一种改善超大规模集成电路的设计的方法，所述设计代表了在电路中互连的多个半导体器件。确定是否所述设计中的所述多个半导体器件中的一个器件的特征的边缘可以沿第一方向移动允许的范围内的距离，以便满足所述电路的性能目标和匹配目标。如果如此，沿所述第一方向移动所述边缘所述距离，所述距离被计算为最好地满足所述性能目标和所述匹配目标。对所述多个半导体器件中的每一个器件重复上述步骤。如果需要，重复上述步骤直到认为所述电路的所述性能目标和匹配目标得以充分满足。根据本专利技术的另一方面，提供了具有记录在其上的计算机可读指令的记录介质。所述指令可由计算机执行以实施上述的改善所述集成电路的所述设计的所述方法。根据本专利技术的另一方面，提供了一种信息处理系统，可以操作所述系统改善集成电路的设计。所述信息处理系统包括处理器和可执行的以实现上述方法的指令。附图说明图1是平面图，其示例了根据本专利技术的实施例的微电子元件例如具有超大规模集成电路的半导体芯片的一部分的电路设计的版图；图2是通过图1中的线2-2的截面图，其示例了根据本专利技术的实施例的示例性的n型场效应晶体管(“NFET”)和示例性的p型场效应晶体管(“PFET”)；-->图3是进一步示例了根据本专利技术的实施例的在图1中示出的版图的示例性的NFET的平面图；图4是示例了根据本专利技术的实施例的改进微电子元件的至少一部分的电路设计的方法的流程图；图5是进一步示例了根据本专利技术的实施例的改进微电子元件的至少一部分的电路设计的方法的流程图；以及图6是示例了根据本专利技术的实施例的信息处理设备的框图。具体实施方式图1是示例了用于微电子元件12的一部分的设计的版图10的平面图。如在这里所使用的，术语“版图”指集成电路的至少一部分的设计表示，版图至少指定了在设计中所包括的半导体器件的特征的尺寸、布局和取向。例如，微电子元件可为超大规模集成电路例如在半导体芯片上提供的。如其中所示例的，版图包括多个微电子器件，例如包括n型场效应晶体管(“NFET”)14a、14b和p型场效应晶体管(“PFET”)16a、16b的半导体器件。版图可包括附加的微电子器件(未示出)和附加类型的微电子器件(未示出)，例如，有源器件例如除了其他的之外的晶体管、二极管、以及无源器件例如电容器、电感器和电阻器。参考图1，每个NFET14a、14b具有对应的有源半导体区域18a、18b，并且每个PNFET16a、16b具有对应的有源半导体区域20a、20b。每个有源半导体区域18a、18b、20a、20b通过一个或多个浅沟槽隔离“STI”区域(22)与其他的这样的有源半导体区域分离。每个NFET14a、14b还具有对应的栅极导体24a、24b，并且每个PFET16a、16b具有对应的栅极导体26a、26b。如图1中所进一步示例的，每个NFET14a、14b具有覆盖在各有源半导体区域18a、18b和栅极导体24a、24b之上的对应的应力介质衬里28a、28b。同样，每个pFET16a、16b具有覆盖在各有源半导体区域20a、20b和栅极导体26a、26b之上的对应的应力介质衬里30a、30b。每个应力衬里将应力施加到对应晶体管的导电沟道，因此，在一个实例中，当晶体管-->开启时可获得增加的迁移率和电流。典型地，将压缩应力衬里设置在PFET的有源半导体区域之上以在其开启时增加通过PFET的电流。典型地，将拉伸应力衬里设置在NFET的有源半导体区域之上以在其开启时增加通过NFET的电流。可选地，将拉伸应力衬里设置在PFET的有源半导体区域之上，这将趋于在其开启时减少通过这样的PFET的电流的量。同样，当将压缩应力衬里设置在NFET的有源半导体区域之上时，典型地减少这样的NFET的开-电流的量。通常，可以通过改变覆盖这样的晶体管的应力衬里的边缘位置的一个或多个来调节晶体管的性能。因此，根据在这里描述的本方法，版图中的应力衬里的边缘位置可因晶体管的不同而变化。例如，如图1所示，某些应力衬里的边缘位置与其他衬里的边缘位置不同。例如，在图1右侧，属于NFET14b的应力衬里28b的边缘28b’处于与最近的属于PFET16b的应力衬里30b的边缘30b’分隔开的位置处。换言之，邻近的应力衬里的边缘28b’、30b’不重叠。另一方面，在图1左侧，属于NFET14a的应力衬里28a的边缘28a’处于与最近的属于PFET16a的应力衬里30a的边缘30a’重叠的位置处。如图2中的其对应的截面图所最好地示出的，属于PFET16a的应力衬里30a的边缘30a’横向延伸越过属于NFET14a的应力衬里28a的边缘28a’，因而PFET的衬里30a与NFET的衬里28a重叠。图2还示例了包括通过STI区域22彼此分离的有源半导体区域18a、20a的晶体管的特征。在图2中还示例了NFET14a和PFET16a的导电沟道32a和34a，每个导电沟道32a和34a被设置在对应的栅极导体24a、26a中的对应的一个之下。图3是平面图，示例了电路设计的单独的场效应晶体管结构，例如NFET114，其可与以上参考图1和图2示出和描述的NFET14a的结构相同或不同。例如本文档来自技高网...

【技术保护点】
一种改善超大规模集成电路的设计的方法，所述设计代表了在电路中互连的多个半导体器件，所述方法包括以下步骤：　（ａ）确定是否所述设计中的所述多个半导体器件中的一个器件的特征的边缘可以沿一方向移动允许的范围内的距离，以便满足所述电路的性能目 标和匹配目标，并且如果是这样的，　（ｂ）沿所述方向移动所述特征的所述边缘所述距离，所述距离被计算为最好地满足所述性能目标和所述匹配目标；　（ｃ）对所述多个半导体器件中的每一个器件重复步骤（ａ）和（ｂ）；以及　（ｄ）如果需要 ，重复步骤（ａ）、（ｂ）和（ｃ），直到认为充分满足了所述电路的所述性能目标和所述匹配目标。

【技术特征摘要】
US 2007-11-29 11/946,9371.一种改善超大规模集成电路的设计的方法，所述设计代表了在电路中互连的多个半导体器件，所述方法包括以下步骤：(a)确定是否所述设计中的所述多个半导体器件中的一个器件的特征的边缘可以沿一方向移动允许的范围内的距离，以便满足所述电路的性能目标和匹配目标，并且如果是这样的，(b)沿所述方向移动所述特征的所述边缘所述距离，所述距离被计算为最好地满足所述性能目标和所述匹配目标；(c)对所述多个半导体器件中的每一个器件重复步骤(a)和(b)；以及(d)如果需要，重复步骤(a)、(b)和(c)，直到认为充分满足了所述电路的所述性能目标和所述匹配目标。2.根据权利要求1的方法，其中所述特征包括应力衬里。3.根据权利要求2的方法，其中步骤(b)包括移动所述特征的所述边缘所述计算的距离，即使这样做会降低所述一个半导体器件的单独的性能。4.根据权利要求3的方法，其中通过设计规则限制所述允许的范围。5.根据权利要求4的方法，其中所述设计规则要求所述边缘与在其中设置了所述半导体器件的有源半导体区域的边缘之间的最小距离。6.根据权利要求2的方法，其中每个所述半导体器件包括具有这样的沟道晶体管，所述沟道的宽度在隔离区域的边缘之间沿横向方向延伸，并且步骤(b)包括沿所述横向方向移动所述应力衬里的所述边缘。7.根据权利要求2的方法，其中每个所述半导体器件包括具有沟道的晶体管，所述沟道的长度沿纵向方向延伸，所述沟道的宽度沿横向方向延伸，所述边缘包括沿所述横向方向延伸的所述应力衬里的第一边缘和沿所述纵向方向延伸的所述应力衬里的第二边缘，其中步骤(b)包括沿所述纵向方向移动所述第一边缘和沿所述横向方向移动所述第二边缘。8.根据权利要求7的方法，其中所述边缘还包括远离所述第一边缘的所述应力衬里的第三边缘，并且步骤(b)包括沿所述纵向方向移动所述第三边缘。9.根据权利要求8的方法，其中所述边缘还包括远离所述第二边缘的所述应力衬里的第四边缘，并且步骤(b)包括沿所述横向方向移动所述第四边缘。10.根据权利要求2的方法，其中所述多个半导体器件包括具有沟道的晶体管，所述沟道的宽度在有源半导体区域的边缘之间沿横向方向延伸，并且步骤(b)还包括移动所述有源半导体区域的所述边缘。11.根据权利要求2的方法，其中所述多个半导体器件包括晶体管并且所述特征包括具有沿纵向方向延伸的长度的沟道，所述方法还包括，在步骤(d)后，进行以下步骤：(e)确定是否限定了所述沟道的宽度的有源半导体区域的第一和第二边缘中的至少一个边缘可以沿第二方向移动允许的范围内的距离，以便满足所述电路的性能目标和匹配目标，并且如果是这样的，(f)沿所述第二方向移动所述至少一个边缘所述距离，所述距离被计算为最...

【专利技术属性】
技术研发人员：D奇丹巴尔拉奥，RQ威廉姆斯，J希伯勒，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]