一种虚拟FPGA结构建模及其映射方法技术

本发明专利技术提出了一种基于ｎ输入ＬＵＴ的可进化虚拟ＦＰＧＡ结构模型的建模及其映射方法，它以任意ｎ输入ＬＵＴ作为电路进化的基本单元，并由这样的基本单元组成一个虚拟ＦＰＧＡ阵列结构；对２～５输入ＬＵＴ的各种虚拟ＦＰＧＡ结构模型进行比较分析，得到了一种最佳的基于３输入ＬＵＴ的虚拟ＦＰＧＡ结构模型；同时，提出了一种将该虚拟结构映射到实际ＦＰＧＡ底层结构的方法，从而实现对ＦＰＧＡ底层结构配置位串的直接操作。与现有技术相比，利用本发明专利技术所建立的虚拟ＦＰＧＡ结构模型提高了进化效率和ＦＰＧＡ逻辑资源的利用率，而且具有很好的灵活性和通用性。

【技术实现步骤摘要】

本专利技术涉及一种基于n输入LUT(look up table)的可进化虚拟FPGA结构模型的建模及其映射方法，属于现场可编程门阵列(FPGA)的电子设计自动化

技术介绍
可进化硬件EHW(Evolvable Hardware)[1]是在与外部环境相互作用时，能自主、动态地改变其自身结构和行为的硬件电路，其基本特征是具有自组织、自适应、自修复能力，因而在智能化通信网络、智能感知、模式识别与人工智能等方面有着广泛的应用前景[2]。基于FPGA的可进化硬件一般使用基因算法这种搜索算法，针对由FPGA的配置编码组成的染色体进行操作和处理，最后在FPGA上得到能够完成目标功能的硬件电路。在主流的基于FPGA的可进化硬件中，最典型的有逻辑门级[3][4]或功能函数级[5]的虚拟可重构电路模型(VRC，virtual reconfigurable circuit)两种。他们均是针对特定应用目标，首先，从逻辑门或更高的逻辑函数层次建立相应的虚拟电路模型，见图1，再通过FPGA软件开发系统生成相应的位流文件，然后，将位流文件再映射到实际FPGA器件配置位串层次。这种两层的电路模型和FPGA底层结构相脱离，存在的普遍问题是逻辑资源利用率低，进化效率低而且速度慢，另外，由于这些模型强烈依赖于具体的应用或进化目标，也就是说不同的应用或进化目标需要建立不同的FPGA模型，所以，可重复利用率也较低，通用性差。参考文献：【1】Y Zorian.“A distributed BIST control scheme for complex VL SI devices[A]，”-->In P roceedings of IEEE 1993 VLSI Test Symposium，Princeton，1993.4～9【2】P Girard，C Landrault，S Pravossoudovitch，et al，”Reducing power consumptionduring test application by test vector ordering[A]，”In:P roceedings of IEEE 1998International【3】Sekanina，L.Friedl，”On Routine Implementation of Virtual Evolvable DevicesUsing COMBO6，”In Proc.of the 2004 NASA/DoD Conference on EvolvableHardware，Seattle，USA，IEEE Computer Society Press，2004，pp.63-70【4】Z.Vasicek and L.Sekanina，”An evolvable hardware system in Xilinx Virtex IIPro FPGA，”Int.J.Innovative Computing and Applications，1(1):63-73，2007.【5】Yao X，Higuichi T，”Promises and challenges of evolvable hardware[J]，”IEEETransactions on Systems，Man and Cybernetics—Part C:Applications and Reviews，1999，29(1):87～97【6】潘光华，来金梅，陈利光等，”FPGA可编程逻辑单元时序功能的设计实现，”电子学报，2008.8:1480-1484
技术实现思路
本专利技术的目的在于提供一种基于n输入LUT的可进化虚拟FPGA结构模型的建模及其映射方法，以提高应用于可进化硬件的虚拟电路模型的进化效率，以及映射在FPGA上的逻辑资源的利用率、提高应用的灵活性和通用性。为实现上述目的，本专利技术的
技术实现思路
是：一种虚拟FPGA结构建模方法，应用于可进化硬件的虚拟电路模型，其步骤如下：a.以n输入LUT作为基本单元，建立m(行)×p(列)的阵列；b.在所述m×p的基本单元阵列中，每一个基本单元的n个输入端分别设置一个m选1的选择器(MUX)，每一个MUX的m个输入端均对应前一列所有m个基本单元的输出；当针对时序逻辑进行进化时，在基本单元LUT的输出端处添加寄存器。-->对2～5输入LUT的各种虚拟FPGA结构模型在进化效率方面进行实验分析，得到了一种最佳的基于3输入LUT的虚拟FPGA结构模型。以上述建模方法所建虚拟FPGA结构模型的映射方法，其步骤如下：a.选择FDP-FPGA作为被映射的实际FPGA结构，FDP-FPGA中的每个可编程逻辑单元CLB由两个完全等同的Slice组成，每个Slice又是由LUT、多路选择器MUX和触发器三部分组成；Slice中的LUT部分是由两个4输入LUT(LUTG和LUTF)、以及控制逻辑组成；Slice中的多路选择器MUX部分是提供LUT与触发器的连接，以及实现进位链功能的模块；Slice中的触发器部分主要包括DffX与DffY；b.将Slice1中LUT1(LUTG)配置为一个3输入LUT基本单元；将Slice1中的LUT2(LUTF)、Slice2中的LUT3(LUTG)和LUT4(LUTF)均配置成4选1多路选择器MUX，输入为前一列4个基本单元的输出，然后这三个MUX的输出端通过CLB内部互连连接至Slice1中的LUT1的输入端；c.对FDP-FPGA各部分进行配置或相关染色体选择方案如下：(1)Slice1中LUT1的配置：若选择LUT1输入是G[4:1]中的任意的3个输入端口作为基本单元的输入，基本单元的染色体则对应LUT1编程点中相应的8位；若选择的是G[4:2]，则对应LUT1的高8位编程点；(2)Slice1中的MUX选择端配置，包括LUT1输出处的MUX、以及触发器DffX的输入端处的MUX的选择端配置，使得LUT1的输出连接到Slice1的输出端Y处；(3)Slice1中LUT2的配置：将LUT2通过配置其16个编程点配置成4选1的MUX，输出端则可以通过配置Slice1中的MUX部分-->连接至X端，其染色体则对应LUT2的所有编程点；(4)Slice1中其他不相关的部分按照默认配置；(5)Slice2中的LUT3和LUT4的配置方法和染色体选择参照Slice1中LUT2的配置方法。相比于传统的基于逻辑门的可进化虚拟电路模型，利用本专利技术所建立的虚拟FPGA结构模型提高了进化效率和FPGA逻辑资源的利用率，而且，在针对不同的应用或不同的应用目标时，这种模型在进化效率上都具有较好的表现，即这种模型有很好的灵活性和通用性。附图说明图1是现有技术逻辑门级的虚拟电路模型；图2是本专利技术建模方法建立的适合于进化的虚拟FPGA结构模型；图3是本专利技术映射方法建立的实际FPGA结构模型；图4是图3中Slice的配置图；图5是本专利技术建模和映射方法实施应用的可进化硬件平台结构框图。具体实施方式下面结合附图对本专利技术虚拟FPGA结构建模和映射方法作进一步说明。针对主流的虚拟FPGA模型结构(如图1所示)的缺点，本专利技术提出了一种与FPGA底层结构结合紧密的、基于LU本文档来自技高网...

【技术保护点】
一种虚拟ＦＰＧＡ结构建模方法，应用于可进化硬件的虚拟电路模型，其特征在于步骤如下：　ａ．以ｎ输入ＬＵＴ作为基本单元，建立ｍ（行）×ｐ（列）的阵列；　ｂ．在所述ｍ×ｐ的基本单元阵列中，每一个基本单元的ｎ个输入端分别设置一个ｍ选１的 选择器（ＭＵＸ），每一个ＭＵＸ的ｍ个输入端均对应前一列所有ｍ个基本单元的输出。

【技术特征摘要】
1.一种虚拟FPGA结构建模方法，应用于可进化硬件的虚拟电路模型，其特征在于步骤如下：a.以n输入LUT作为基本单元，建立m(行)×p(列)的阵列；b.在所述m×p的基本单元阵列中，每一个基本单元的n个输入端分别设置一个m选1的选择器(MUX)，每一个MUX的m个输入端均对应前一列所有m个基本单元的输出。2.如权利要求1所述的建模方法，其特征在于：所述n为3。3.如权利要求1或2所述的建模方法，其特征在于：当针对时序逻辑进行进化时，在基本单元LUT的输出端处添加寄存器。4.以上述建模方法所建虚拟FPGA结构模型的映射方法，其特征在于步骤如下：a.选择FDP-FPGA作为被映射的实际FPGA结构，FDP-FPGA中的每个可编程逻辑单元CLB由两个完全等同的Slice组成，每个Slice又是由LUT、多路选择器MUX和触发器三部分组成；Slice中的LUT部分是由两个4输入LUT(LUTG和LUTF)、以及控制逻辑组成；Slice中的多路选择器MUX部分是提供LUT与触发器的连接，以及实现进位链功能的模块；Slice中的触发器部分主要包括DffX与DffY；b.将Slice1中LUT1(LUTG)配置为一个3输入LUT基...

【专利技术属性】
技术研发人员：来金梅，卜海祥，张火文，陈利光，童家榕，
申请(专利权)人：复旦大学，
类型：发明
国别省市：31[中国|上海]