控制集成器件电子装置的方法和系统制造方法及图纸

本发明专利技术提供了一种控制ＩＤＥ装置的方法，在一没有ＩＤＥ控制器的系统中，利用主机硬件的控制信号线来完成读定ＩＤＥ装置的功能，使得本发明专利技术在没有ＩＤＥ控制器的状态下也能够控制ＩＤＥ装置，实现ＩＤＥ装置的读写功能，利用本方法，特定规格的硬件系统也可读定ＩＤＥ装置，因此，本方法可在符合ＡＴＡＰＩ协定的情况下以最低成本来读定ＩＤＥ装置。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种控制集成器件电子(Integrated Device Electronic，以下简称IDE)装置的方法，特别涉及不需要利用IDE控制器即可实现控制IDE装置的方法。IDE装置，例如IDE的硬盘、IDE光盘机(CD-ROM)与IDE数字视频光盘机(DVD-ROM)，是目前在电脑系统中最常用来存储数据的装置。现有技术的IDE装置与主机(Host)之间的联系通常会使用到IDE控制器(IDE controller)，而这些IDE控制器，例如Western Digital的硬盘控制器、OakTechnology的CD-ROM控制器、联发科技(Media Tek)的多媒体与DVD-ROM控制器，这些控制器的设计都是作为主机与IDE装置之间的联系。当主机必须读取IDE装置上的数据时，主机必须发出读取信号，而IDE控制器则必须将该读取信号转换为IDE装置所能接收并且了解的信号，接着IDE装置将数据经由数据总线传送至主机。同理，当主机的数据必须写入IDE装置上时，主机必须发出写入信号，而IDE控制器则必须将该写入信号转换为IDE装置所能接收并且了解的信号，接着再由数据总线将写入数据存储于IDE装置上。本专利技术的控制器的设计，几乎都是针对特定机型的主机所设计的，亦即，对于市面上许多的微控制器(Micro controller)来说，例如8051、Z80…等硬件系统结构中，若以这些微控制器当作主机，并读写IDE装置的数据，则必须要另外设计新的IDE控制器来作为主机与IDE装置之间的联系元件，而设计这些控制器不但要耗费设计成本，并且在设计之后还必须经过认证(license)才能够成为商品来贩售，并且还要考虑其市场商机，相当费时以及耗费金钱。因此本专利技术的一个目的是提供一种控制IDE装置的方法，本专利技术在一个没有IDE控制器的系统中，利用硬件的控制信号线来完成读写IDE装置的功能。本专利技术的另一目的是提供一种控制IDE装置的方法，利用本方法，特定规格的硬件系统也可读写IDE装置，并可在符合ATAPI协定的情况下以最低成本来读写IDE装置。根据本专利技术，提供了一种控制IDE装置的方法，其简述如下当主机硬件确定IDE装置为不忙碌状态时，主机硬件通知IDE装置即将输入一个指令，在IDE装置确认之后，主机硬件输入指令，并且IDE装置执行指令的动作，在IDE装置结束指令操作后，设定IDE装置为不忙碌状态。根据本专利技术，提供了一种控制IDE装置的结构，其简述如下主机硬件至少包括多条主机数据线、主机写入信号线、主机读取信号线、主机等待信号线、主机中断信号线以及多条主机地址线，而IDE装置具有多条数据线可连接至相对应的主机数据线，写入信号线连接至主机写入信号线，读取信号线连接至主机读取信号线，等待信号线连接至主机等待信号线，中断信号线连接于主机中断信号线，以及三条地址线用以连接至主机地址线中的三条，用以选择IDE装置内的多个I/O暂存器，而其它未被选择的主机地址线则用来解码并将解码结果连接至IDE装置的芯片选择线。根据本专利技术，提供了一种控制IDE装置的系统，其简述如下主机硬件至少包括多条主机数据线、主机写入信号线、主机读取信号线、主机等待信号线、主机中断信号线以及多条主机地址线，而IDE装置具有多条数据线可连接至相对应的主机数据线，写入信号线连接至主机写入信号线，读取信号线连接至主机读取信号线，等待信号线连接至主机等待信号线，中断信号线连接于主机中断信号线，以及三条地址线用以连接至主机地址线中的三条，用以选择IDE装置内的多个I/O暂存器，而其它未被选择的主机地址线则用来解码并将解码结果连接至IDE装置的芯片选择线。其中，当主机硬件确定IDE装置为不忙碌状态时，主机硬件会通知IDE装置即将输入一个指令，在IDE装置确认之后，主机硬件输入指令，并且IDE装置执行指令的动作，在IDE装置结束指令操作后，设定IDE装置为不忙碌状态。本专利技术的一个优点是提供了一种控制IDE装置的方法，本专利技术在一个没有IDE控制器的系统中，利用硬件的控制信号线来完成读写IDE装置的功能。本专利技术的另一个优点是提供了一种控制IDE装置的方法，利用本方法，特定规格的硬件系统亦可读写IDE装置，并可在符合ATAPI协定的情况下以最低成本来读写IDE装置。为使本专利技术的上述目的、特征、和优点能更明显易懂，下文特举较佳实施例，并结合附图作详细说明如下附图的简单说明附图说明图1所示为IDE装置内的I/O暂存器功能描绘图；图2A所示为ATAPI状态暂存器；图2B所示为ATAPI字节计数暂存器；图2C所示为ATAPI中断理由暂存器；图3所示为IDE装置的硬件管脚图描绘图；以及图4所示为本专利技术的控制IDE装置的方法的流程图。附图中的标号说明10 主机硬件20 IDE装置30 确定IDE装置不在忙碌状态40 通知IDE装置即将输入指令50 在IDE装置确认之后即可输入指令并执行指令60 结束操作后设定为不忙碌状态接着，介绍几个在读取或者写入时会使用到的I/O暂存器，在读取时ATAPI状态暂存器(A2,A1,A0)=(1,1,1)如图2A所描绘，其中D7位为BSY，当此位被设定时，代表IDE装置正在做存取动作。D3位为DRQ，当此位被设定时，代表IDE装置已经准备好进行主机硬件与IDE装置间的数据传递。在读取或者写入时，ATAPI字节计数暂存器(A2,A1,A0)=(1,0,0)以及(1,0,1)如图2B所绘示，这两个暂存器在指令传递到IDE装置之前就需先设定完毕，用来记录要转换数据的大小。在读取时，ATAPI中断理由暂存器(A2,A1,A0)=(0,1,0)如图2C所绘示，其中D0位为CoD，当此位被设定时，被传递的即为指令，当此位未被设定时，所传递的即为数据。D1位为IO，当此位被设定时，即代表信息的传递方向为输出此IDE装置，当此位未被设定时，即代表信息的传递方向为输入此IDE装置。请参照图3，其所描绘为IDE装置的硬件管脚图。IDE装置20的数据线(D0～D15)可连接到主机硬件10(例如微控制器或者中央处理单元(CPU))的数据总线(data bus),IDE装置20的写入(WR)以及读取(RD)信号线接至主机硬件10的写入以及读取信号线，IDE装置20的等待(WAIT)信号线接至主机硬件10的等待信号线，IDE装置20的中断(IDERQ)信号线接至主机硬件10的中断信号线，IDE装置20的地址信号线(A0、A1、A2)接至主机硬件10的地址信号线，而IDE装置20的芯片选择(CS41、CS42)线则由主机硬件10的其它地址信号线解码来驱动。请参照图4，其所描绘为本专利技术的控制IDE装置的方法的流程图。首先确定IDE装置不在忙碌状态(步骤30)，此时必须读取状态暂存器内的BSY与DREQ这两个位的信号，当这两个位为“0”时即代表IDE装置不在忙碌状态，可开始控制IDE装置。接着，通知IDE装置即将输入指令(步骤40)，此步骤为设定状态暂存器内的BSY位，用以通知IDE装置准备要输入指令(package command)，当IDE装置准备就绪时，ATAPI中断理由暂存器内的CoD位设定为“1”，并将ATAPI中断理由暂存器内的IO位以及状态暂存器内的B本文档来自技高网...

【技术保护点】
一种控制ＩＤＥ装置的方法，包括下列步骤： 一主机硬件确定一ＩＤＥ装置不在忙碌状态； 所述主机硬件通知所述ＩＤＥ装置即将输入一指令； 在所述ＩＤＥ装置确认之后，所述主机硬件输入所述指令，并且所述ＩＤＥ装置执行所述指令的动作；以及 在所述ＩＤＥ装置结束所述指令操作后，设定所述ＩＤＥ装置为不忙碌状态。

【技术特征摘要】

【专利技术属性】
技术研发人员：李春先，黄财旺，
申请(专利权)人：联阳半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]