与主计算机之间进行数据交换的微计算机制造技术

本发明专利技术的课题是：在以往的微计算机１中，在与主计算机２之间收发数据的情况下，如果将发送标志１４及接收标志１３置位，则不能进行下一次数据收发。中央处理装置是清除接收标志１３和发送标志１４后，访问收发信缓冲器１２的装置。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及备有与主计算机之间进行数据收发用的收发信缓冲器的微计算机，特别是涉及解决由与该主计算机之间进行数据交换引起的各种问题用的微计算机。图12是表示由现有的微计算机及与它连接的主计算机构成的系统的结构框图。图中25是微计算机、26是主计算机、27是中央处理器、28是ROM(只读存储器)、29是RAM(随机存取存储器)、30是进行数据的密码化处理及编码处理的密码电路、31是与IC卡之间进行数据交换的IC卡接口电路、32是存储各种数据的能再写入的ROM、33是DMAC(直接存储器存取控制器)、34是与主计算机26之间收发数据的主接口电路、35是8位总线宽度的内部数据总线。另外，在该图中作为在主计算机26和主接口电路34之间收发的信息，只示出了通过8位总线宽度的外部数据总线的数据、外部读/写信号、外部芯片选择(CS)信号、以及其它各种控制信号。图13是表示现有的主计算机接口电路34及其外周部分的构成的框图。图中36是设置在外部数据总线和内部数据总线35之间的收发信缓冲器、37是接收标志、38是输出读出信号的发送标志、39是输出忙信号的就绪标志。其次说明工作情况。图14是表示在现有的系统中，通过将数据写入收发信缓冲器36中并随着中央处理装置27执行的程序而进行的处理程序的流程图。图中在从主计算机26向具有作为从属处理机功能的微计算机26发送数据的情况下，主接口电路34开始工作，存储从主计算机26发送的数据。然后，ST15是参照接收标志37等判断在收发信缓冲器36中是否有未读取的接收数据的数据有无判断步骤、ST36是对收发信缓冲器36进行读出访问的读取步骤、ST17是根据接收标志37的值等对下一个接收数据的有无进行判断的剩余数据有无判断步骤。在下一个接收数据存在的情况下，程序返回ST15。图15是表示在现有的系统中，在中央处理装置27中，根据在发生了向主计算机26发送数据时所执行的程序而进行的处理程序的流程图。图中在从具有作为从属处理机功能的微计算机26向主计算机26发送数据的情况下，主接口电路34开始工作，在中央处理装置27中，将得到的数据作为发送数据写入到收发信缓冲器36中。然后，ST18是判断在收发信缓冲器36中是否已经有数据的数据有无判断步骤、ST19是在无该数据的情况下，对收发信缓冲器36进行写入访问的写入步骤、ST20是对下一个发送数据的有无进行判断的剩余数据有无判断步骤。在下一个发送数据存在的情况下，程序返回ST18。这样的中央处理装置27工作时，主计算机26和微计算机25确立如下所示的信号交换，对数据进行收发。例如，在从主计算机26向微计算机25发送数据的情况下，主计算机26把数据置位于外部数据总线上后，断定外部芯片选择信号呈高电平，再把外部读/写信号激励成高电平。与此相反，在微计算机25中，收发信缓冲器36与外部读/写信号的边同步，锁存外部总线上的数据，确立接收标志37。然后，中央处理装置27根据上述接收标志37，执行图14所示的处理程序，读取收发信缓冲器36中保存的数据，进行规定的处理。例如，在接收了密码化的数据的情况下，从该收发信缓冲器36向密码电路30的密码数据缓冲器传输，用该密码电路30进行译码，进行此后的各种处理。另外，在从微计算机25向主计算机26发送数据的情况下，微计算机25把数据保存在收发信缓冲器36中。与此相反，使发送标志38及就绪标志39置位。然后，主计算机26根据这些发送标志及就绪标志，进行收发信缓冲器36的读出处理。另外，在这些工作中，上述接收标志37、发送标志38及就绪标志39对应于对收发信缓冲器36的访问及数据保存状态，硬件式地复位。因为如上构成现有的微计算机，所以起因于与上游的主计算机26之间交换数据而产生各种问题，在使用它的系统中，存在工作可靠性等低的问题。第一、在上一次收发信中发生异常，如果设置发送标志38或接收标志37不变，则不能进行下一次数据收发信。第二、在主计算机26通过外部数据总线进行访问时，如果就绪标志39因某些原因而被破坏(也就是如果写入表示忙状态的标志)，则该主计算机26一直等待到该忙标志消失，在最坏的情况下，使包含该主计算机26的系统全部冻结。第三、在上述现有的系统中，因为在该写入信号的上升边时刻，收发信缓冲器锁存外部数据总线上的数据，所以仅仅使用对外部系统总线的时钟规定数据的保存期限(准备时间和保持时间等)的一般的主计算机，不能构成它。其结果，必须使用特别昂贵的主计算机作为主计算机26。第四、一旦密码化的数据接收到收发信缓冲器36中后，传输到密码电路30的缓冲器中，因为在之后的译码处理中使用，所以与另外的数据相比，在中央处理装置27中变换到能够利用的形式需花费非常多的时间。本专利技术就是为了解决上述这样的课题而完成的，所以其目的在于解决由与上游的主计算机26之间交换数据引起的各种问题，获得一种能提高在使用它的系统中的工作可靠性的微计算机。本专利技术的微计算机是一种备有中央处理装置、存储装置、与它们连接的内部数据总线、以及设置在外部数据总线和内部数据总线之间的收发信缓冲器的微计算机，在该微计算机中，设置随着从外部对上述收发信缓冲器的写入而置位、同时随着由上述中央处理装置进行的收发信缓冲器的读出而复位的接收标志；以及随着从中央处理装置对上述收发信缓冲器的写而行置位、同时随着来自外部的收发信缓冲器的读出而复位的发送标志，上述中央处理装置是使上述发送标志及上述接收标志复位后对上述收发信缓冲器进行访问的装置。本专利技术的微计算机是这样形成的，即内部数据总线及收发信缓冲器能对应于与外部数据总线的宽度的整数倍的总线，中央处理装置根据从外部输入的切换信号，选择外部数据总线的宽度及内部数据总线的宽度中的一个，用该总线宽度对收发信缓冲器进行访问。本专利技术的微计算机是一种备有中央处理装置、存储装置、与它们连接的内部数据总线、以及设置在外部数据总线和内部数据总线之间的收发信缓冲器的微计算机，在该微计算机中，在上述收发信缓冲器中保存着数据的情况下，设有时钟和逻辑电路，上述时钟测定输出忙信号的就绪标志、以及该忙信号输出后经过的时间，如果经过了规定时间，便输出超时信号，上述逻辑电路在上述忙信号输出后一直到该超时信号输入为止的期间中向外部输出忙信号。本专利技术的微计算机是一种备有中央处理装置、存储装置、与它们连接的内部数据总线、以及设置在外部数据总线和内部数据总线之间的收发信缓冲器的微计算机，在该微计算机中，设有锁存信号生成电路，它输入外部数据总线中的收发数据用的基准时钟信号及外部数据总线中的写入控制信号，在写入时间内的基准时钟信号的边缘时刻输出锁存信号，上述收发信缓冲器根据该锁存信号，锁存上述外部数据总线上的数据。本专利技术的微计算机是一种备有中央处理装置、存储装置、与它们连接的内部数据总线、以及设置在外部数据总线和内部数据总线之间的收发信缓冲器的微计算机，在该微计算机中，备有设置在上述外部数据总线和收发信缓冲器之间、作为连接外部数据总线的内部连接端能连接两个系统的选择器；以及该选择器的与一个系统连接的第二收发信缓冲器，设有对该第二收发信缓冲器中存储的数据进行加密/译码处理的密码电路、以及由中央处理装置写入并根据该写入切换选择器的外部数据总线的内部连接端的选择标志，本文档来自技高网...

【技术保护点】
一种微计算机，它备有中央处理装置、存储装置、与它们连接的内部数据总线、以及设置在外部数据总线和内部数据总线之间的收发信缓冲器，其特征在于：设置随着从外部对上述收发信缓冲器的写入而置位、同时随着由上述中央处理装置进行的收发信缓冲器的读出而 复位的接收标志；以及随着从中央处理装置对上述收发信缓冲器的写入而置位、同时随着来自外部的收发信缓冲器的读出而复位的发送标志，上述中央处理装置在使上述发送标志及上述接收标志复位后，对上述收发信缓冲器进行访问。

【技术特征摘要】
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【专利技术属性】
技术研发人员：藤冈宗三，
申请(专利权)人：三菱电机株式会社，三菱电机系统LSI设计株式会社，
类型：发明
国别省市：JP[日本]