集成电路装置、电子装置制造方法及图纸

本发明专利技术的课题是将包含ＵＳＢ２．０等物理层的电路的宏单元ＭＣ１配置在集成电路装置ＩＣＤ的隅角上。将数据端子ＤＰ、ＤＭ配置在沿着边ＳＤ１的Ｉ／Ｏ区域ＩＯＲ１中，将时钟生成电路１４、取样时钟生成电路２２的电源端子ＰＶＤＤ、ＰＶＳＳ、ＸＶＤＤ、ＸＶＳＳ、以及时钟端子ＸＩ、ＸＯ配置在沿着边ＳＤ２的Ｉ／Ｏ区域ＩＯＲ２中。沿着边ＳＤ３设置与包含用户逻辑的宏单元ＭＣ２的接口区域。将接收电路１００配置在ＩＯＲ１的ＤＲ１一侧，将时钟生成电路１４配置在ＩＯＲ２的ＤＲ２一侧，将取样时钟生成电路２２配置在接收电路１００的ＤＲ１一侧且在时钟生成电路１４的ＤＲ２一侧。将发送电路１０４配置在接收电路１００的ＤＲ２一侧且在数据端子ＤＰ、ＤＭ的ＤＲ１一侧。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及。近年来，作为连接个人计算机和外围装置(广义地说，电子装置)用的接口规格，注意力集中在USB(通用串行总线)上。该USB的优点在于能用同一规格的连接器连接迄今用各种规格的连接器连接的鼠标器、键盘和打印机等外围装置，同时能实现所谓的插接和播放或热插接。另一方面，该USB的问题在于同样作为串行总线接口规格，与引人注目的IEEE1394相比，传输速度慢。现在，所制定的USB2.0规格引人注目，该USB2.0规格既具有对现有的USB1.1规格的低位互换性，又能实现比USB1.1的速度格外高的480Mbps(HS模式)大小的数据传输速度。另外，还正在制定定义了关于USB2.0的物理层电路、以及逻辑层电路的一部分的接口规格的UTM1(USB2.0收发两用宏单元接口)。其次，在该USB2.0中，除了用现有的USB1.1定义的FS(全速)模式以外，还准备了称为HS(高速)模式的传输模式。在该HS模式中能用480Mbps进行数据传输，所以与用12Mbps进行数据传输的FS模式相比，能实现速度格外高的数据传输。因此，如果采用USB2.0，则能将最佳的接口提供给要求传输速度高的硬盘驱动器和光盘驱动器等存储机器。可是，在USB2.0中，有必要用比USB1.1格外高的速度收发振幅小的信号。因此，对处理该振幅小的信号的物理层的电路提出了高性能要求，在包含该物理层的电路的依据UTMI的宏单元(兆单元、宏模块)中，希望用手工作业进行单元配置和布线。另一方面，SIE(串行接口引擎)和用户逻辑等的逻辑层电路安排在包含依据UTMI的宏单元的集成电路装置中，该逻辑层电路的结构和规模随着使用集成电路装置的用户的不同而不同。因此，在包含这样的宏单元的集成电路装置的设计和制造中，存在既要维持物理层上的电路的高性能，又必须适应各种用户的要求的技术课题。专利技术的公开本专利技术就是鉴于以上这样的技术课题而完成的，其目的在于提供一种既能维持物理层的电路的高性能，又能安排各种结构的上层的电路的集成电路装置、使用它的电子装置、以及集成电路装置中的配置(布局)方法。为了解决上述课题，本专利技术的集成电路装置是一种包括多个宏单元的集成电路装置，它包括至少包含通过总线进行数据传输的所供给的接口规格的物理层的电路的第一宏单元；以及包含比上述物理层高的高位层的电路的第二宏单元，这样配置上述第一宏单元，即上述第一宏单元的第一、第二边交叉的部分的隅角部分位于集成电路装置的隅角部分。在本专利技术中，这样配置第一宏单元，即包含物理层(例如最低位层)的电路的第一宏单元的隅角部分位于集成电路装置的隅角部分(包括隅角部分大体一致的情况)。而且，包含比物理层高的高位层的电路的第二宏单元配置在例如与第一宏单元不同的配置区域中。如果这样做，则既能维持第一宏单元包含的物理层的电路的高性能，又能将各种结构的高位层电路作为第二宏单元安排在集成电路装置中。另外，第一宏单元中也可以包含高位层的电路的一部分。另外，集成电路装置中也能包含第一、第二宏单元以外的宏单元。另外，在本专利技术中，连接在上述所供给的接口规格的总线上的数据端子被配置在沿上述第一宏单元的上述第一边配置的第一I/O区域中，生成通过上述数据端子的数据传输用的时钟的电路的电源端子、以及时钟端子两方中的至少一方被配置在沿上述第一宏单元的上述第二边配置的第二I/O区域中即可。如果这样做，则例如能利用从第二边向第四边输入的时钟，对从第一边向第三边流动的数据进行取样，能实现无浪费的合理的数据传输。另外，在本专利技术中，也可以沿着与上述第一宏单元的上述第一边相向的第三边或与上述第二边相向的第四边两方中的至少一方，设置了在上述第一、第二宏单元之间存取信号用的接口区域。如果这样做，则例如能容易地使在第一、第二宏单元之间存取的信号的延迟或收发时序处于适当的范围内。另外，在接口区域中也能包含将来自第一宏单元的信号传输给第二宏单元用的缓冲器、以及将来自第二宏单元的信号传输给第一宏单元用的缓冲器等。另外，在本专利技术中，上述第一宏单元包括连接在与上述所供给的接口规格的总线上连接的数据端子上，通过上述数据端子接收数据的接收电路；生成所供给的频率的时钟的时钟生成电路；以及根据由上述时钟生成电路生成的时钟，生成通过上述数据端子传输的数据的取样时钟的取样时钟生成电路，在将从上述第一宏单元的上述第一边朝向相向的第三边的方向作为第一方向的情况下，上述接收电路配置在沿上述第一边配置的第一I/O区域的上述第一方向一侧，在将从上述第一宏单元的上述第二边朝向相向的第四边的方向作为第二方向的情况下，上述时钟生成电路配置在沿上述第二边配置的第二I/O区域的上述第二方向一侧，上述取样时钟生成电路配置在上述接收电路的上述第一方向一侧、上述时钟生成电路的上述第二方向一侧即可。如果这样做，则能缩短接收电路与取样时钟生成电路之间的距离、以及时钟生成电路与取样时钟生成电路之间的距离，能减少布线的寄生电容和寄生电阻对电路工作的不良影响。另外，在第一方向中与接收电路相邻地配置取样时钟生成电路，也可以在第二方向中与时钟生成电路相邻地配置取样时钟生成电路。另外，在本专利技术中，上述时钟生成电路生成频率相同、相位互不相同的第一～第N个时钟，上述取样时钟生成电路也可以包括检测所生成的第一～第N个时钟的边缘中的某些边缘之间是否有数据的边缘的边缘检测电路；以及根据上述边缘检测电路的边缘检测信息，从上述第一～第N个时钟中选择某一个时钟，将所选择的时钟作为上述取样时钟输出的时钟选择电路。如果采用本专利技术，则能检测在多相的第一～第N个时钟的边缘中的某些边缘之间是否有数据的边缘。例如，能检测在第一、第二时钟的边缘之间是否有数据的边缘，在第二、第三时钟的边缘之间是否有数据的边缘等。然后，根据所获得的边缘检测信息(表示在哪些时钟的边缘之间是否有数据的边缘的信息)，从第一～第N个时钟中选择某一个时钟，将该时钟作为取样时钟输出。这样，如果采用本专利技术，则能用根据边缘检测信息从第一～第N个时钟中选择时钟这样的简单的结构，生成数据的取样时钟。因此，即使是与高速的时钟同步地输入的数据，也能用小规模的电路结构生成对该数据进行取样用的适当的取样时钟。另外，在本专利技术中，在上述第二I/O区域配置了将电源供给上述时钟生成电路的第一电源端子、以及将电源供给上述取样时钟生成电路的第二电源端子，在上述第二方向中与上述第一电源端子相邻地配置上述时钟生成电路，也可以在上述第二方向中与上述第二电源端子相邻地配置其一端连接在上述第二电源端子的高电位一侧的电源端子上、其另一端连接在低电位侧的电源端子上的电容元件的区域。如果这样做，则由于能缩短第一电源端子与时钟生成电路之间的电源布线的长度，所以能将电源的电压降抑制在最小限度。另外，在距离第一电源端子近的部位能有效地使第一电源端子的电源电压变化稳定，能保证取样时钟生成电路等电路的稳定工作。另外，在本专利技术中，上述第一宏单元包括连接在与上述所供给的接口规格的总线连接的数据端子上，通过上述数据端子接收数据的接收电路；以及检测连接在上述数据端子上，通过上述数据端子接收的数据是否有效的检测电路，在将从上述第一宏单元的上述第二边朝向相向的第四边的方向作为第二方向的情况下，也可以在上述第二方向中相邻地配置上述接收电路和上述本文档来自技高网...

【技术保护点】
一种集成电路装置，它包括多个宏单元，该集成电路装置的特征在于： 包括至少包含通过总线进行数据传输的所供给的接口规格的物理层的电路的第一宏单元；以及 包含比上述物理层高的高位层的电路的第二宏单元， 这样配置上述第一宏单元，即上述第一宏单元的第一、第二边交叉部分即隅角部分位于集成电路装置的隅角部分。

【技术特征摘要】
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【专利技术属性】
技术研发人员：笠原昌一郎，秋山千里，小松史和，
申请(专利权)人：精工爱普生株式会社，
类型：发明
国别省市：JP[日本]