使具有缺陷的存储器集成电路能正确操作的方法与系统技术方案

一种使具有至少一个缺陷的存储器集成电路能正确操作的方法与系统，包括将存储器的至少一个缺陷予以遮盖，并对一控制芯片提供及接收数据。该控制芯片包括一用以接收指令及地址信号的解码部件，以及一与该解码部件连通的列地址比较器。该控制芯片还包括一行地址比较器，其与该解码部件及一接收来自该列地址比较器以及该行地址比较器的命中信号的命中检查部件连通。该控制芯片还包括一寄存器，用以接收来自命中检查部件的信号，以对一处理系统提供及接收数据。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种存储器，更具体的说是涉及一种具有缺陷的存储器。在过去的十年里，存储器阵列的速度及容量已有了相当大的改进。特别是，由于其在各领域的多种功能，动态随机存取存储器(DRAM)已成为集成电路工业的主要产品。动态随机存取存储器的技术已由非同步型，例如是快页模式，延伸数据输出(EDO)，脉冲延伸数据输出，发展成目前的同步型，例如是同步动态随机存取存储器，直接随机存取存储器总线动态随机存取存储器(Direct Rambus DRAM，Direct DRAM)，双重日期速率同步动态随机存取存储器(DDR-SDRAM)，以及同步连结动态随机存取存储(SLDRAM)等。由于动态随机存取存储器的每比特的成本降低，每进入一个新的阶段，其每一芯片的密度增加4倍。这主要是由于其技术的改进而使得更多的动态随机存取存储器可以封装入同一管芯中。因此，在动态随机存取存储器进入一个新的阶段时，每一存储器芯片的成本增加4倍。例如，一16Mb的动态随机存取存储器的成本为3元，而64Mb的动态随机存取存储器的成本为11元。另外，每一个标准的存储模块利用一数量的动态随机存取存储器已被广泛地被应用于个人电脑中。早期的标准动态随存储器包括单列直插式存储模块(SIMM)。近来，双列直插式存储模块(DIMM)以及小轮廓双列直插式存储模块(Small-Outline DIMM)显得越来越重要。由于动态随机存取存储器的尺寸日趋增加，其成本相对地增加。此外，由于动态随机存取存储器被利用于模块中且使用于其应用中，其整体的价格变得更高。众所周知，在动态随机存取存储器的制造中，有相当大数量的动态随机存取存储器具有缺陷，因此，在生产多个动态随机存取存储器之后，40％的动态随机存取存储器可能具有缺陷。通常，在制造完之后，具有缺陷的动态随机存取存储器会被检修。利用传统的技术，例如是经由冗余算法，通过利用激光检修，对于一批次的动态随机存取存储器，提供90％的产量是可能的。动态随机存取存储器经常需要被封装，在封装过程之后，一定数量的动态随机存取存储会具有缺陷。此外，在动态随机存取存储器的应用中，仍有可能造成动态随机存取存储器的缺陷。因此，需要提供一种使得具有缺陷的动态随机存取存储器得以使用的系统及方法。该系统应该可以很简单地应用，具有成本效益以及低成本。本专利技术便提供了此一需要。在此披露一种使具有至少一个缺陷的存储器得以正确操作的方法及系统。首先，该方法及系统包括将存储器中的缺陷予以遮盖，并对一控制芯片提供及接收一数据。接着，披露一使得具有缺陷的存储器得以正确操作的控制芯片。该控制芯片包括一解码部件，以接收指令及地址信号，以及一列地址比较器，以与该解码部件连通。该控制芯片还包括一行地址比较器，以与该解码部件以及一用来接收来自该列地址比较器以及该行地址比较器的命中信号的命中检查部件连通。该控制芯片还包括一寄存器，用以接收来自命中检查部件的信号，以对一处理系统接收及提供数据。经由本专利技术的系统及方法的应用，具有缺陷的动态随机存取存储器得以被使用。因此，动态随机存取存储整体的产量显著地提高了。附图说明图1a及1b为本专利技术的一系统的范例。图2的一简单框图示出了本专利技术的一控制芯片。图3a及3b的框图示出了图2中的解码部件。图4的框图示出了图2中的行地址比较器及增量器。图5为图2中的列地址比较器。图6为图2中的命中检查块。图7示出了动态随机存取存储器写入操作的时序图。图示出了动态随机存取存储器读取操作的时序图。图9示出了动态随机存取存储器具有启动数据掩模指令(DQM)的写入操作的时序图。图10示出了动态随机存取存储器具有启动数据掩模(mask)指令(DQM)的读取操作的时序图。图11为具有地址命中的写入操作的控制芯片寄存模式时序图。图12为具有地址命中的读取操作的控制芯片寄存模式时序图。图13为具有地址命中的写入操作的控制芯片非寄存模式时序图。图14为具有地址命中的读取操作的控制芯片非寄存模式时序图。本专利技术涉及存储器，更具体地说本专利技术涉及具有缺陷的存储器。下列说明可使本领域的技术人员能够由专利申请的内容及必要条件中得以制造及使用本专利技术。较佳实施例的各种修改以及在此叙述的一般原理及特征为本领域的技术人员所显而易见的。因此，本专利技术并不局限于此一实施例，其涵盖在此叙述的原理及特征的最广范围。本专利技术以比特-比特取代一动态随机存取存储器102单元中的缺陷，使得随态随机存取存储器102单元得以使用。为更详细描述本专利技术，下文结合附图作详细说明。图1a为一简单框图，示出了依据本专利技术第一实施例的系统10。本实施例涉及一非寄存模式的实施例。如图所示，时钟脉冲、指令、地址及数据信号同时提供给一控制芯片100及一动态随机存取存储器102。此外，数据信号经由数据总线，提供及传送给控制芯片100及动态随机存取存储器102。数据总线104顺序地耦接至一中央处理单元(CPU，未显示于图中)，其提供指令及地址信号给动态随机存取存储器102及控制芯片100。该控制芯片100亦可与其他型式的系统，例如是绘图或嵌入式动态随机存取存储器102相耦接。修改后的DQM信号提供一动态随机存取存储器102或控制芯片100是否提供数据的指示。图1b示出了本专利技术的系统的第二实施例，其在一高端(high-end)DIMM模块中相当普遍，称为寄存模式。其部件与前一实施例类似。然而在本实施例中，指令及地址信号会先被锁存在控制芯片100中，然后再被送至动态随机存取存储器102中。通过控制芯片100的使用，在动态随机存取存储器102中的缺陷可以被掩模遮盖，而控制芯片100接收及提供正确的数据。下面将参考附图更详细的描述控制芯片100的操作。图2为图1a及1b中控制芯片100的简单框图。控制芯片100包括一解码部件200，其接收来自中央处理单元的信号。该解码部件200可实施指令解码及定时控制功能，并提供控制信号给剩余的功能块。该解码部件200与一行地址比较器及增量部件300，以及一列地址比较器400相连通。该行地址比较器及列地址比较器300及400接收控制及地址信号，并提供信号给一由解码部件200控制的命中检查部件500，而在解码部件200中的寄存器600将会提供数据给外在系统(例如是一未绘示的CPU)，或是由CPU接收数据。图3a为一解码部件200在非寄存模式下应用的框图。该解码部件200包括一锁存器202，周以接收来自CPU的系统时钟脉冲信号、指令信号以及地址信号。该系统时钟脉冲信号206亦提供给一解码器204。锁存的指令及地址信号提供给解码部件204。在图3b所示的寄存模式中，该锁存指令及地址信号将会提供给动态随机存取存储器102。锁存器202的目的在于锁存指令及地址信号，以供同步设计下的解码器204使用。而解码器204的目的在于实施指令解码及翻译，以及提供定时控制给控制芯片100的所有其他功能块。解码器204提供控制信号给列地址比较器400、行地址比较器300、命中检查部件500、以及寄存器以确保正确的定时及控制芯片100的功能，并充分配合同步动态随机存取存储器102的规格。图4为行地址比较器及增量器300的框图。该行地址比较器及增量器300包括一增量器302，其接收来自解码器的地址信号及控制信号，以及系统时钟本文档来自技高网...

【技术保护点】
一种使具有至少一个缺陷的存储器可以正确操作的方法，包括下列步骤：（ａ）将该存储器中的至少一个缺陷予以遮盖；（ｂ）对一控制芯片提供及接收一适当的数据。

【技术特征摘要】

【专利技术属性】
技术研发人员：马正焜，杨朝雨，
申请(专利权)人：宏光国际企业股份有限公司，
类型：发明
国别省市：71[中国|台湾]