具有时钟信号传送线的半导体集成电路器件制造技术

本发明专利技术的课题是提供一种当在多条信号线上传送时钟信号时能够减小时钟脉冲相位差的半导体集成电路器件。半导体集成电路器件内的时钟信号传送线包含：沿其规定方向排列的多个直线部分和连接各个直线部分的多个折返部。连接时钟信号的多条信号线中的至少有２条与不同的直线部分连接。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体集成电路器件，更详细的说，它涉及具有对多条信号线分配时钟信号的时钟信号传送线的半导体集成电路器件。还有，本专利技术还涉及设计将时钟信号分配给多条信号线用的时钟信号传送线的布线图设计方法及布线图设计装置。
技术介绍
图13是示出现有的半导体集成电路器件概略结构的方框图。参照图13，半导体存储器件10内的子时钟线3从时钟总线1通过时钟驱动器2而被连接。进而对子时钟线3连接多条信号线4a～4f。对信号线4a～4f的每一条连接多个闩锁电路LT。时钟信号CLK从图中未示出的时钟电路输出。时钟信号CLK从时钟总线1通过时钟驱动器2传送到子时钟线3上。在信号线4a～4f上分别插入主驱动器5a～5f。主驱动器5a～5f从子时钟线3接受时钟信号CLK，将时钟信号CLK输出给连接在信号线4a～4f的每一条上的多个闩锁电路。在图13中，由于连接到信号线4a～4f的每一条的闩锁电路数不同，故具有各自不同的连接电容。由于该不同的连接电容的原因产生时钟脉冲相位差。在被连接的闩锁电路数最大的信号线4a中，闩锁电路LT1是连接在离信号线4a与子时钟线3的连接点最远处的闩锁电路。还有，在被连接的闩锁电路数最少的信号线4f中，闩锁电路LT2是连接在离信号线4f与子时钟线3的连接点最近处的闩锁电路。从时钟驱动器2输出的时钟信号CLK到达闩锁电路LT1的时间与从时钟驱动器2输出的时钟信号CLK到达闩锁电路LT2的时间产生大的差值，即产生大的时钟脉冲相位差。有必要将时钟脉冲相位差控制在容限内。当产生超过容限的时钟脉冲相位差的情况下，必须变更半导体集成电路器件内的电路或者布线的布局图。
技术实现思路
本专利技术的目的在于提供一种可减少时钟脉冲相位差的半导体集成电路器件。本专利技术的半导体集成器件包含使它的直线方向成为平行而排列的多个直线部分，具备时钟信号传送线，时钟信号传送线被形成为从其布线上的某点开始沿各自的直线方向依次经由其多个直线部分通向其布线上另外的点的路径。该时钟信号传送线进而至少包含一个将以它的直线方向的一个方向在它的路径上传送多个直线部分的一个部分的时钟信号向它的直线方向的反方向折返，而向多个直线部分的另一部分传送。向各个存储电路供给时钟信号的多条信号线包含与多个直线部分中的第1直线部分连接的第1信号线和与上述多个直线部分中的与上述第1直线部分不同的第2直线部分连接的第2信号线。由于时钟信号在向第1信号线的第1直线部分的连接点和向第2信号线的第2直线部分的连接点的到达时间产生差值，利用该时间差能够容易地抑制分配给各信号线的时钟信号的时钟脉冲相位差。本专利技术的布线生成方法包括三个步骤第1步骤，就多条信号线的每一条算出从信号线上的某点起到离该点最远而被连接的存储电路为止的时钟信号传送的延迟时间；第2步骤，作为时钟信号传送线，包含使它的直线方向成为平行而排列的多个直线部分，生成并配置一个或者多个从该时钟信号传送线上的某点沿各自的直线方向依次经由多个直线部分得到通到该时钟信号传送线上另外的点的路径的形状的折返布线；第3步骤，基于多条信号线的各自的延迟时间，算出多条信号线从一个或者多个的折返布线分支出来的分支点。由于考虑各信号线的延迟时间决定向折返布线的各信号线的分支点，利用由折返布线上的分支点产生时钟信号到达时间的差值能够容易地抑制时钟脉冲相位差。如上所述，在本专利技术的半导体集成电路器件中，将时钟信号传送线布设在信号线与时钟驱动器之间，使得在位于离时钟驱动器最近的存储电路中从时钟驱动器输出的时钟信号被传递的最近延迟时间比被连接的存储电路数最大的信号线的最近延迟时间长，在位于离时钟驱动器最远的存储电路中时钟信号被传递的最远延迟时间比被连接存储电路数最大的信号线的最远延迟时间短。由此，能够降低时钟脉冲相位差。通过参照附图的后述的本专利技术的详细说明，本专利技术的上述和其它的目的、特征、方面和优点会变得更加明白。附图说明图1是表示本专利技术实施例1的半导体集成电路器件整体结构的方框图。图2是表示本专利技术实施例2的半导体集成电路器件结构的方框图。图3是表示本专利技术实施例3的半导体集成电路结构的方框图。图4是表示本专利技术实施例4的半导体集成电路结构的方框图。图5是表示本专利技术实施例5的半导体集成电路结构的方框图。图6是表示本专利技术实施例6的半导体集成电路结构的方框图。图7是表示本专利技术实施例8的时钟信号传送线的布线图设计方法的流程图。图8是表示布线图数据一个例子的方框图。图9是到图7中的步骤S2为止生成的半导体集成电路器件的方框图。图10是到图7中的步骤S7为止生成的半导体集成电路器件的方框图。图11是到图7中的步骤S11为止生成的半导体集成电路器件的方框图。图12是到图7中的步骤S14为止生成的半导体集成电路器件的方框图。图13是表示现有的半导体集成电路器件的概略结构的方框图。具体实施例方式以下，参照附图说明本专利技术的实施例。此外，在图中同一的部位或者相当的部位标以相同的符号。实施例1图1是表示本专利技术实施例1的半导体集成电路器件整体结构的方框图。参照图1，半导体集成电路器件100包含时钟总线11、时钟信号传送电路30、信号线14a～14e、主驱动器15a～15e、组合电路16a～16e、逻辑门17a～17d以及各自包含多个闩锁电路LT的闩锁电路组18a～18f。进而，时钟信号传送电路30包含时钟驱动器12和时钟信号传送线13。时钟信号传送线13配置在时钟驱动器12与主驱动器15a～15f之间。时钟信号传送线13是具有沿X方向排列并且各自沿垂直于X方向的Y方向延伸的多个直线部分13a～13c；将直线部分13a、13b的一方的端部相互间连接到X方向的折返部分13d；以及将直线部分13b的另一方的端部和直线部分13c的一方的端部连接到X方向的折返部分13e的时钟信号传送线。时钟信号传送线13沿它的Y方向依次经由直线部分13a～13c将时钟信号CLK传送到端部B。多条信号线14a～14f从时钟信号传送线13接受时钟信号CLK，并将时钟信号CLK传送到各自连接的多个闩锁电路组18a～18f上。信号线14a～14f的每一条连接1个或者2个以上的闩锁电路LT。在图1中，与信号线14a连接的闩锁电路组18a包含8个闩锁电路LT。即，信号线14a连接8个闩锁电路LT。同样，连接到信号线14b的闩锁电路组18b包含2个闩锁电路LT。连接到信号线14c的闩锁电路组18C包含4个闩锁电路LT。连接到信号线14d的闩锁电路组18d包含8个闩锁电路LT。连接到信号线14e的闩锁电路组18e包括4个闩锁电路LT。连接到信号线14f的闩锁电路组18f包括2个闩锁电路LT。时钟驱动器12从时钟总线11接受时钟信号CLK，并将时钟信号CLK传递到时钟信号传送线13上。时钟驱动器12输出与输入的时钟信号CLK同相(逻辑电平相同)的时钟信号CLK。在信号线14a～14f上，分别插入主驱动器15a～15f。驱动器15a～15f的每一个从时钟信号传送线13接受时钟信号CLK，并将时钟信号CLK供给多个闩锁电路LT。驱动器15a、15d、15f输出与输入的时钟信号CLK同相的时钟信号。驱动器15b、15c、15e输出与输入的时钟信号CLK互补的时钟信号/CLK。驱动器12、15a～15f的每一个例如由1本文档来自技高网...

【技术保护点】
一种半导体集成电路器件，其特征在于：具备：包含使其直线方向成为平行而排列的多个直线部分，从它的布线上的某点沿各自的直线方向依次经由上述多个直线部分，形成通向该布线上的另外的点的路径的时钟信号传送线；与时钟信号同步工作的多个存储电 路；以及从各个上述时钟信号传送线分支出来，向上述多个存储电路中的至少一个供给时钟信号的多条信号线，上述时钟信号传送线至少包含一个部分，该部分将在其路径上以其直线方向的一个方向在上述多个直线部分的一个部分上传送的时钟信号向该直线方向的 反方向折返，向上述多个直线部分的另一部分传送，上述多条信号线包含与上述多个直线部分中的第１直线部分连接的第１信号线和与上述多个直线部分中的上述第１直线部分不同的第２直线部分连接的第２信号线。

【技术特征摘要】
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【专利技术属性】
技术研发人员：伊藤仁一，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]