时钟分配系统技术方案

一种用于集成电路的时钟分配系统，它包括通过通信总线（１２）连接的多个区域（１、２、３）。每一个区域包括功能块（１０ａ、１０ｂ、１０ｃ）以及用于将相应的功能块与通信总线（１２）连接的至少一个总线节点（１４ａ、１４ｂ、１４ｃ）。允许分配的时钟信号（１６）在区域之间时滞、但在各个区域范围内同步。将预定时钟插入延时（２０ａ、２０ｂ、２０ｃ、２２ａ、２２ｂ、２２ｃ）插入每一个功能块和总线节点。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及时钟分配系统，具体地说，涉及用于集成电路的时钟分配系统。
技术介绍
集成电路需要计时方案，以便执行指令以及以同步方式在集成电路上的功能块之间传递数据。传统的集成电路目的是让时钟信号同时到达每个电路元件或模块、使得这些电路元件同步工作。因此，通常这样设计集成电路、以便从中心定位时钟基准开始以对称方式在整个芯片上分配时钟信号。尽管与先有技术的时钟分配方案相关的对称性，但电路导体中的缺陷以及引入制造工艺过程的变化产生电路元件或模块之间的时钟时滞。设计集成电路的现有开发工具具有自动化处理过程，用于在芯片上这样分配平衡时钟、使得芯片上的每一个功能单元同步工作。用于平衡时钟的自动化处理过程包括两级过程。首先，把时钟树插入每一个功能块。每一块具有不同的插入延时。一旦在布局平面布置图上设置了各功能块，则第二级过程包含平衡时钟树，以便将时钟时滞减少到可接受的限度。这个过程包含将附加缓冲器插入每一条路径，以便在芯片上每一个寄存器的所有时钟输入端平衡时滞。采用这种技术，时钟树可以被平衡到200-300ps范围内。上述传统工艺具有许多缺陷。例如，虽然将缓冲器插入功能单元的每一条路径的任务是相对自动化的，但第二级过程要求更多的人工干预，也就是说，必须指示这些工具要插入附加时钟缓冲器的位置。这个过程耗费时间，并且难以确定时钟时滞是否处于可接受的允许限度之内。提高时钟频率这一始终如一的愿望意味着上述问题更加密切相关。因此难以在合理的时帧中模拟大型集成电路。上述平衡时钟树是同步设计方法学的标准组成部分。但是，这种技术的另一个缺点在于整个芯片上的所有寄存器均借助于时钟脉冲边沿的到达来更新，在流过芯片的电流中产生大尖峰信号。这种电流浪涌在许多方面都是不希望有的。例如，电流浪涌会引起不希望有的电磁发射，并且还会因电迁移故障而导致可靠性问题。另一个缺点在于印刷线的尺寸大小必需比处理大电流浪涌所需的大。另外，必需保留未用的硅面积、以便能够插入顶层时钟驱动器。本专利技术的目的是提供一种用于集成电路的时钟分配系统，它容许时钟时滞并且简化设计大规模集成电路的过程。专利技术概述根据本专利技术的第一方面，提供一种用于集成电路的时钟分配系统，所述集成电路包括通过通信总线连接的多个区域，每一个区域包括功能块和用于将功能块连接到通信总线的至少一个总线节点，其特征在于允许分配的时钟信号在区域之间时滞；以及所述时钟信号在各个区域中同步。所述时钟信号最好被分配给每一个功能块和总线节点，以及把预定的时钟插入延时插入每一个功能块和总线节点。根据本专利技术的第二方面，提供一种将时钟信号分配给集成电路上通过总线连接的多个区域的方法，每一个区域包括功能块和至少一个总线节点，所述方法包括以下步骤允许时钟在集成电路上的各区域之间时滞；以及使集成电路上各个区域中的时钟同步。根据本专利技术的第三方面，提供一种集成电路，它包括多个区域；总线，用于连接所述多个区域；时钟分配网络，它配置成为时钟信号选择到达所述多个区域的路由；其特征在于所述时钟网络配置成以同步方式为各个区域中的时钟信号选择路由；以及在各个区域之间以时滞方式为时钟信号选择路由。根据本专利技术的第四方面，提供一种降低集成电路中的峰值电流的方法，所述方法包括以下步骤将集成电路分为多个功能块；向各个功能块这样分配时钟信号、使得至少两个功能块采用彼此时滞的时钟信号进行工作、从而降低集成电路中的峰值功率。根据本专利技术的第五方面，提供一种设计集成电路的方法，所述方法包括以下步骤将集成电路分为多个区域，每一个区域具有功能块和至少一个总线节点；利用通信总线连接这些区域；沿通信总线向各个功能块分配时钟信号；以及把预定的时钟插入延时赋予每一个功能块和总线节点。附图简述附图说明图1A和1B说明与时钟时滞相关的问题；图2说明由时钟时滞引起的可能的保持时间破坏；图3说明补偿时钟时滞的传统方法；图4说明根据本专利技术的第一实施例的时钟分配系统；图5说明根据本专利技术的第二实施例的时钟分配系统；图6说明图5所示第二实施例中时钟信号之间的相位关系；图7说明图5所示第二实施例的时钟桥的实例；图8说明根据本专利技术的第三实施例的时钟分配系统。本专利技术的最佳实施例的详细说明图1A和1B说明与集成电路中时钟时滞相关的问题之一的一个实例。当时钟信号1按照与数据信号3相同的方向传播时，如图1A所示，它引起正时滞，并会导致保持时间问题。当时钟信号1按照与数据信号3相反的方向传播时，如图1B所示，它引起负时滞。虽然不存在与负时滞相关的保持时间问题，但其缺点是减小有效的时钟周期。因此就存在一种危险，当数据按照与时钟信号相同的方向传播时，就存在数据可能按时到达下一个寄存器而引起保持破坏。为了消除这个危险，传统技术旨在确保寄存器之间有足够的逻辑延时，以避免这个问题。图2详细说明这个问题。数据按照与沿着其分配时钟的方向相同的方向传播。对于工作的电路Tclk→Q+tlogic-thold≥tskew对于可靠工作，tskew的最坏条件(即最大)值以及“最快”条件下的Tclk→Q和tlogic的值必须是已知的。应当使用thold的最大值。这个方法假定时钟时滞仅仅是容许的，由逻辑延时屏蔽。为了处理分配给相同功能块中的不同寄存器的时钟信号之间的时滞，通常向逻辑合成软件提供时钟不定性数值。然后，设计工具再查找可能的保持时间破坏，并确定有足够的逻辑延时来防止其发生。虽然这种技术对于功能块内时钟分配是可容许的，但必需插入大量的逻辑以容许大时滞。解决这个问题的一个已知方法是采用半锁存器，如图3所示。当时钟A的正沿出现时，锁存器闭合(即不导通)。这避免数据超过时钟信号，引起保持破坏。这种技术可用来掩盖时滞的一半时钟周期。图4说明根据本专利技术的第一方面的时钟分配系统。多个功能块10a、10b、10c通过通信总线12互相连接。总线最好是一种管道总线。应当指出，术语“功能块”用来表示虚拟处理块、例如多个可再用芯片内功能块或虚拟组件块之一。功能块有时称作“芯片内系统”块。各功能块10a、10b、10c由相应总线节点14a、14b、14c连接到通信总线12。功能块10a、10b、10c经总线节点14a、14b、14c以及通信总线12相互通信。总线节点14a、14b、14c作为功能块10a、10b、10c与总线12之间的接口，并涉及例如对地址解码和协议翻译的处理。根据本专利技术，时钟信号16最好沿通信总线12连接到各种功能块10a、10b、10c，允许时钟信号16在功能块之间传播时时滞。图4中由延时元件18示意表示时滞。每一个功能块10a、10b、10c分别配备有时钟插入延时20a、20b、20c。同样，每一个总线节点14a、14b、14c也配备有时钟插入延时22a、22b、22c。为功能块10a的时钟插入延时20a分配一个值，所述值基本上等于总线节点14a的时钟插入延时22a。例如，如果相邻功能块10a和10b之间的时滞已知为小于300ps，则可选择3.4ns的延时作为功能块10a和总线节点14a的时钟插入延时。这意味着功能块10a与其相应的总线节点14a同步。同样，为功能块10b的时钟插入延时20b分配一个基本上等于总线节点14b的时钟插入延时22b的时钟插入延时。为功能块10c的时钟插入延时20c分配一个基本上等于总线本文档来自技高网...

【技术保护点】
一种用于集成电路的时钟分配系统，它包括通过通信总线连接的多个区域，每一个区域包括功能块和用于将所述功能块连接到所述通信总线的至少一个总线节点，其特征在于：允许分配的时钟信号在区域之间时滞；以及所述时钟信号在各个区域范围内同步。

【技术特征摘要】
【国外来华专利技术】GB 2001-2-14 0103678.9;GB 2001-2-14 0103687.0;GB 21.一种用于集成电路的时钟分配系统，它包括通过通信总线连接的多个区域，每一个区域包括功能块和用于将所述功能块连接到所述通信总线的至少一个总线节点，其特征在于允许分配的时钟信号在区域之间时滞；以及所述时钟信号在各个区域范围内同步。2.如权利要求1中所述的时钟分配系统，其特征在于把所述时钟信号分配给每一个功能块和总线节点；以及把预定的时钟插入延时插入每一个功能块和总线节点。3.如权利要求1或2所述的时钟分配系统，其特征在于至少一个区域具有连接到功能块的两个或两个以上的总线节点，第一个所述总线节点直接连接到所述功能块、而其余所述总线节点经延时装置连接到所述功能块。4.如权利要求3所述的时钟分配系统，其特征在于所述延时装置包括设置在所述各个总线节点和功能块之间的时钟桥。5.如权利要求4所述的时钟分配系统，其特征在于所述时钟桥构成所述功能块的一部分。6.如权利要求3至5中任何一项所述的时钟分配系统，其特征在于所述第一总线节点连接到所述功能块的中央部分。7.如权利要求2至6中任何一项所述的时钟分配系统，其特征在于每一个功能块和总线节点的所述时钟插入延时基本上相等。8.如权利要求2至6中任何一项所述的时钟分配系统，其特征在于一个功能块或总线节点的所述时钟插入延时按照预定量偏离另一个功能块或总线节点的所述时钟插入延时。9.如权利要求8中所述的时钟分配系统，其特征在于所述预定量与所述时钟插入延时加上或减去N个时钟周期有关，其中N为零或正整数。10.如以上权利要求中任何一项所述的时钟分配系统，其特征在于根据连接到所述通信总线的所述最大功能块的大小来选择所述时钟插入延时。11.如以上权利要求中任何一项所述的时钟分配系统，其特征在于所述区域中至少一个具有连接到功能块(50b)的两个或两个以上总线节点(53b、53c、53d)，每一个所述总线节点(53b、53c、53d)具有基本上相等的时钟插入延时(55b、55c、55d)，所述总线节点的所述时钟插入延时(55b、55c、55d)不同于所述功能块(50b)的所述时钟插入延时(57)；以及为所述区域中的所述时钟信号选择经延时缓冲器(65)到达每一个所述总线节点(53b、53c、53d)的路由。12.如权利要求11所述的时钟分配系统，其特征在于所述功能块(50b)的所述时钟插入延时基本上等于由所述延时缓冲器(65)提供的所述延时与由各个总线节点提供的所述时钟插入延时(55b、55c、55d)之和。13.如以上权利要求中任何一项所述的时钟分配系统，其特征在于所述时钟信号沿所述通信总线分配给每一个功能块和总线节点。14.一种把时钟信号分配给集成电路上的多个区域的方法，所述区域通过总线连接，每一个区域包括功能块和至少一个总线节点，所述方法包括以下步骤允许所述时钟在所述集成电路上的各区域之间时滞；以及使所述时钟在所述集成电路上的各个区域范围内同步。15.如权利要求14所述的方法，其特征在于把所述时钟信号分配给每一个功能块和总线节点；以及所述方法还包括在每一个功能块和总线节点中插入预定的时钟插入延时的步骤。16.如权利要求14或15所述的方法，其特征在于还包括以下步骤将两个或两个以上总线节点连接到至少一个区域中的功能块；以及这样设置所述区域中的所述总线节点、使得第一个所述总线节点直接连接到所述功能块而其余所述总线节点经延时装置连接到所述功能块。17.如权利要求16所述的方法，其特征在于所述延时装置包括设置在所述各个总线节点和功能块之间的时钟桥。18.如权利要求17所述的方法，其特征在于所述时钟桥构成所述功能块的一部分。19.如权利要求16至18中任何一项所述的方法，其特征在于所述第一总线节点连接到所述功能块的中央部分。20.如权利要求15至19中任何一项所述的方法，其特征在于每一个功能块和总线节点的所述时钟插入延时基本上相等。21.如权利要求15至19中任何一项所述的方法，其特征在于一个功能块或总线节点的所述时钟插入延时按照预定量偏离另一个功能块或总线节点的所述时钟插入延时。22.如权利要求21所述的方法，其特征在于所述预定量与所述时钟插入延时加上或减去N个时钟周期有关...

【专利技术属性】
技术研发人员：I斯瓦布里克，D威廉斯，
申请(专利权)人：克利尔斯皮德科技有限公司，
类型：发明
国别省市：GB[英国]