控制对SDRAM的连续访问的电路制造技术

一种存储器控制电路，调停和选择从多个ＤＭＡ要求块接收的ＤＭＡ控制信息信号，根据所选择的ＤＭＡ控制信息信号来执行对ＳＤＲＡＭ的访问，ＳＤＲＡＭ控制器根据ＤＭＡ开始地址信号，通过检测器检测可连续访问的次数，用比较器比较该可连续访问的次数和由ＢＳＴＮＵＭ信号指示的触发ＤＭＡ要求次数，用选择器选择不大的一方，把该选择的次数作为实际执行的连续ＤＭＡ次数，设定在ＤＭＡ设定计数器中。据此，就能以简单的结构从任意的地址开始连续访问。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及使用了SDRAM的存储器控制电路。
技术介绍
SDRAM是为了使非同步DRAM高速工作而设计的比较新的器件。它的控制方法与以往的非同步DRAM相似，但是其特征是在同步中使用CLK信号、根据命令对SDRAM进行访问、能连续进行数据的读/写(触发模式)。图4是表示对标准SDRAM进行访问的定时图表。在此，表示脉冲串长度(BL)＝2的情形。在对SDRAM的实际访问方法中，首先，SDRAM控制器在发出ACTV命令的同时，输出RAS地址，接着，在发出WRITEA或READA命令的同时输出CAS地址。(在以下的说明中，只要未特别拒绝，在ACTV命令后用1CLK就能受理下一命令。)此时，如果是WRITA，就同时向数据总线输出应该写入的数据，进行写入动作。如果是READA，就在延迟了固有的延迟值(CASLATENCY＝CL)后，从SDRAM输出读出数据，把其取入。但是，当利用所述的WRITA/READA时，因为触发次数是由BURST LENGTH(＝BL)指定的值，是一定的，所以当要执行任意的触发次数时，有必要进行控制，发出MRS命令来变更BL值，并通过组合到达所希望的触发次数，总吞吐量下降。因此，也有不使用所述WRITA/READA命令，当SDRAM控制器到达所希望的触发次数时，使触发动作中断的方法。图5是表示一般的DMA控制器结构一例的框图。一般来说，DMA要求块根据应用不同而结构不同，而存储器控制部根据存储器的种类不同而电路不同，所以为了能比较容易地对应各种各样的应用和存储器，判断部和存储器控制部最好采用独立的结构。此时，从各DMA要求块1-1…1-N向判别电路3输出DMA要求信号DREQ_1…N、地址信号ADDRESS_1…N、表示是读出/写入的哪一个要求的DR-WX_1…N、表示触发次数的BSTNUM_1…N、写入数据用总线WRDATA_1…N等的信号。对此，从判别电路3向各DMA要求块1-1…1-N输出负逻辑的DMA要求接受信号即REQACKX_1…N、读出数据用总线的RDDATA_1…N、负逻辑的存储器访问信号即DTACKX_1…N信号。须指出的是，在本专利技术中，在所有的DMA要求块1-1…1-N上连接着WRDATA和RDDATA，但实际上各DMA要求块有时只进行读出或者只进行写入，此时，可以不连接不使用的数据总线。另外，在该图中省略了控制SDRAM的更新的电路。另一方面，从判别电路3向SDRAM控制器4输出调停后的DMA要求信号REQ、调停后的地址信号ADRS、调停后的读出/写入识别信号R-WX、表示触发次数的BSTNUM、写入读出用总线WRDATA等信号。相反，从SDRAM控制器4向判别电路3输出读出数据用总线的RDDATA、负逻辑的存储器访问信号即ORG_DTACKX。通过采用所述的结构，统一判别电路3和存储器控制器4之间的接口，就能比较容易地对应各种各样的应用和存储器。图6是表示进行这样的控制时DMA控制器整体动作的定时图表。在本例子中，在预先发出初始MRS命令时，把脉冲串长度设定为最大值＝8。另外，该图表示最初DMA要求块1-1单独发出触发读出DMA要求，在DMA的处理中，DMA要求块1-2发出触发写入DMA要求时的情形。详细的控制流如下所述。在T0，判别电路3在允许判断动作的状态下，等待来自各DMA要求块的DMA要求。在T1，在DMA要求块1-1在输出DMA控制信息的同时，使DREQ有效。(在此为触发2的读出。)判别电路3如果在T2中确认DREQ的接收，则当未输出其他DREQ或还输出了其他DREQ时，按照预先决定的优先级来进行DMA要求块的调停和选择，闭锁有关所选择的DMA要求块的DMA控制信息。然后，在T3对所选择的DMA要求块(DMA要求块1)返回DREQACKX。同时，对SDRAM控制器4输出闭锁的DMA控制信息，同时使REQ有效。然后，判别电路3进入DMA要求的受理以及调停、选择的禁止状态。接收了REQ的SDRAM控制器4，首先在T4通过ACTV命令的发出而输出行地址，接着在T5，在发出READ命令的同时输出列地址。当读出(READ)时，在延迟了CL(在本例子中，CL＝2)部分后，即在T7以后，读出数据从SDRAM5输出到DQ上，所以将其取入。须指出的是，在本例子中，当不发出命令时为NOP状态，但此外，也可以用DESL、PD等状态等待。取入的数据一度用SDRAM控制器4闭锁，返回给各DMA要求块1。在数据访问中，使ORG_DTACKX为有效，使各DMA要求块1能将其读入。ORG_DTACKX被返回给判别电路，判别电路对于选择它的DMA要求块(DMA要求块1)，即尽使DTACKX_1有效(低电平)。如果DTACKX_1为有效，则DMA要求块1从该定时的RDDATA_1读入数据。而SDRAM控制器4在要求了所希望次数(2次)的数据访问后，在T7按照PRE命令的发出，使触发动作中断。另外，如果读入了所希望次数(2次)的数据，就在T9使ORG_DTACKX信号无效(高电平)。判别电路3如果检测到T10的ORG_DTACKX信号的上升沿，就在T11解除DMA要求的受理、调停以及选择的禁止状态。其结果，在T12，识别DMA要求块1-2的DREQ2，当未输出其他的DREQ，或输出了其他的DREQ时，根据预先决定的优先级，进行选择和调停。在本例子中，因为只有来自DMA要求块1-2的要求，所以闭锁来自DMA要求块1-2的DMA控制信息。然后，在T13，对所选择的DMA要求块(DMA要求块1-2)返回DREQACKX。同时，对SDRAM控制器4输出闭锁的DMA控制信息，使REQ有效。然后，判别电路3再次进入DMA要求的受理、调停以及选择的禁止状态。接收了REQ的SDRAM控制器4首先在T14通过发出ACTV命令，输出行地址，接着在T15，在发出WRIT命令的同时，输出列地址。在WRIT时，DMA要求块1-2在与WRIT命令发出相同的时间，向WRDATA_2总线输出数据。该数据经由SDRAM控制器4输出到DQ，实际写入存储器中。在写入存储器中时，ORG_DTACKX为有效。ORG_DTACKX被返回给判别电路3，判别电路3对选择了它的DMA要求块(DMA要求块1-2)，即仅使DTACKX_2有效。在本例子中，因为是3次触发写入，所以如果写入了3次的数据，就在T18发出PRE命令，中断触发写入，并且使ORG_DTACKX无效。判别电路3如果检测到T18的ORG_DTACKX的上升沿，就从T19解除DMA要求的受理、调停以及选择的禁止状态。在所述以往的控制方法中，根据对SDRAM的设定限制了对SDRAM的最大连续访问数，在一般的SDRAM中，其值是256、8、4、2。而且，在脉冲串长度和地址之间存在特殊的关系。当在SDRAM中进行触发访问时，地址的更新由SDRAM内部的计数器进行。但是，地址的增加计数不会超过设定的脉冲串长度而进位，所以，即使从任意的地址进行连续访问，也成为访问不同的地址。例如，当脉冲串长度设定为8时，即使要以5个触发(脉冲串)访问低位地址从0Ch到14h，实际上访问了0Ch、0Eh、00、02、04。而在打印机等电子仪器中，最大的连续DMA要求是10～100左右本文档来自技高网...

【技术保护点】
一种存储器控制电路，调停和选择从多个ＤＭＡ要求块中的一个或多个接收的ＤＭＡ控制信息信号，根据所选择的ＤＭＡ控制信息信号来执行对ＳＤＲＡＭ的访问，其中，所述ＤＭＡ控制信息信号包括ＤＭＡ要求信号、数据访问信号、地址信号和指示触发ＤＭＡ要求次数的指示信号； 所述存储器控制电路包括： 根据所述地址信号来检测能连续访问的次数的检测部件； 在由所述指示信号指示的触发ＤＭＡ要求次数和由所述检测部件检测的可连续访问的次数中选择不大的一方的选择部件； 把由所述选择部件选择的次数作为实际执行的连续ＤＭＡ的次数来进行设定的设定部件。

【技术特征摘要】
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【专利技术属性】
技术研发人员：黑沼明，田中壮平，绵谷雅文，中山亨，胜拓二，
申请(专利权)人：佳能株式会社，
类型：发明
国别省市：JP[日本]