把数据写入非易失性存储器的方法和设备技术

本发明专利技术是一种用于把数据（ＤＡＴＡ）从处理器（６０３）写入到嵌入到集成电路中的非易失性存储器（６０２）的方法和电路。主要目的是最优化这个嵌入式非易失性存储器的应用。所述方法包括多个步骤：首先，把要写入非易失性存储器（６０２）的数据转送到易失性存储器（６０１）。尔后，向处理器（６０３）发送一个等待信号（ｗａｉｔ）。然后，把数据（ＤＡＴＡ）从易失性存储器（６０１）转送到非易失性存储器（６０２）。最后，删除所述等待信号（ｗａｉｔ）。由此，既能把非易失性存储器（６０２）用作为指令存储器又能把它用作为ＲＡＭ，这实现了本发明专利技术的主要目的。相应的电路是配备以执行上述功能的复合集成电路。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种用于把数据从处理器写入到嵌入到集成电路中的非易失性存储器的方法，还涉及特别适合于执行这个方法的相应的集成电路。这类集成电路广泛使用在便携式设备中，例如，无线模块、移动式电话、数字无绳设备或个人数字助理(PDA)。在这个市场中，尺寸和功耗是决定性因素，由此小面积要素就是一个主要的要求。由此，非易失性存储器与基带系统的存储器控制部件(MCU)的集成似乎将成为减少组件及管脚数量和提高可布线性并由此而减少整个系统成本的适当选择。在另一方面，对于提高片上基带系统(SOC)的性价比而言还有几个其它方面的贡献。大部分的有效特性的其中之一就是适当选择的存储器的分级结构。通过具有不同访问能力和不同成本及尺寸的分级结构来分配存储器资源，会导致整体上的系统性能改善。附图说明图1示出了典型的、所谓的Harvard体系结构。桥101通过32位总线104连接于高级系统总线(ASB)模块105、存储器管理部件(MMU)106、RAM 107和快闪存储器102。高级RISC机器(ARM)103连接于MMU 106。通过16位总线108，桥101连接于高级外围总线(APB)模块109。这些例如都可以是通用串行总线(USB)模块。显然，就面积(area)而言主要成本就在于存储器的分级结构。所以，严格取决于所要求的性能的存储器尺寸和类型的明智的选择，是设计成功的基础。因为对于Harvard体系结构内的微控制器而言，许多应用都需要某一层的软件，所以只读存储器(ROM)典型地用于指令存储器(IMEM)，而对于数据存储器，大都选择例如DRAM或SRAM这样的易失性存储器。这提供了把管芯上的引导代码存储空间也用作为指令存储器的机会，由此来节省了空间并增强系统的稳健性和安全性。其优点就在于采用基线(baseline)工艺集成的嵌入式ROM不需要专门的技术选择。然而，这类解决方案需要稳定的软件，由此它仅仅适合于最终的大量生产。由于大部分的应用都需要几次软件细化，因而ROM解决方案不适合于IMEM。因此，就尺寸和性能而言，用作IMEM的嵌入式快闪存储器能够代表的最佳解决方案。此外，微处理器必须处理更加复杂的写入程序，包括把数据加载到存储器中，继而对这些单元进行编程。如果已经把系统设计成把快闪存储器102用作指令存储器，那么微处理器103就将时常执行对这个快闪存储器102的读访问，而将其写入到RAM 107中。令人遗憾的是，如果软件需要永久地存储一些数据，那么就需要对快闪存储器102进行写操作。在这种情况下，用于编程数据的执行代码不许从快闪存储器102内部跑掉，这是因为快闪存储器102对于同时的读访问-从微处理器中取出指令-和程序访问而言是不可用的。不同于对RAM的读/写/读序列，其中自动复位写操作，不允许为快闪存储器使用相同的操作序列，这是因为这种序列将导致冲突。快闪存储器需要被设置成读取或编程模式。这是通过经由软件代码执行适当的命令来进行的。所以，想要执行所提到的序列的一般的命令序列将是(1)将快闪存储器设置成程序模式；(2)把要加以编程的DATA-1的写入闪存地址-1；(3)把要加以编程的DATA-2的写入闪存地址-2；一旦执行了指令(1)，对于读取，快闪存储器102就不再是可用的。所以，不能取出并执行其它的指令。此外更重要的是，图2中所示的快闪存储器102将保持这种模式直到新指令将把它再次设置成读取模式。但是因为处理器103再不能从快闪存储器102中取指令，所以这将永不会发生。这显然造成了系统的死锁(deadlock)。在Cáceres等人的美国专利5802554中，描述了一种用于通过与从快闪存储器那里的块传送的同时提供对快闪存储器的细粒状直接存取来减少存储器访问等待时间的方法和系统。存储器管理部件控制具有来自存储器的分级结构的第一级或者存储器的分级结构的第二级的数据的高速缓存的内容。然而，这种解决方案无法把快闪存储器用作为IMEM。本专利技术的首要目的是，提供一种用于把数据从处理器写入嵌入到集成电路中的非易失性存储器的方法以及相应的集成电路，所述方法让处理器把非易失性存储器“看”作为指令存储器和易失性存储器。换言之，本专利技术在于这样一种方法和硬件实现，其遮掩对嵌入式快闪存储器的写访问，经由直接存储器访问(DMA)手段来使数据脱离RAM，直到已经把所有数据从微处理器发送出去为止。照此，微处理器能够连续从充当指令存储器的快闪存储器中取指令。然而，快闪存储器直到它接收到最终程序命令以前、在读取模式下仍是可用的。利用本专利技术，微处理器能够把嵌入式快闪存储器用作为指令存储器，并且能够写入到必须被编程的相同存储器的那些部分/空间当中。根据本专利技术的体系结构能够通过嵌入这样一种机制来大量缩短软件开发时间，所述机制让微控制器简单地把存储空间看作为正常的易失性存储器空间。上述问题是通过一种用于把数据从处理器写入到嵌入到集成电路中的非易失性存储器中的方法以及通过一种集成电路来解决的，所述方法具有根据独立方法权利要求所述的特征，所述集成电路具有根据独立设备权利要求所述的特征。根据本专利技术，所述用于把数据从处理器写入到嵌入到集成电路中的非易失性存储器的方法包括下列步骤首先把将要写入非易失性存储器的数据转送到易失性存储器。一旦所述数据已被转送到易失性存储器，就向处理器发送一个等待信号。然后，把数据从易失性存储器转送到非易失性存储器。最后，删除所述等待信号。根据本专利技术的集成电路包括处理器、易失性存储器、非易失性存储器，以及将处理器连接到易失性存储器和将非易失性存储器连接到易失性存储器的接口。所述接口被配备成-首先把要写入非易失性存储器的数据转送到易失性存储器，-一旦数据已被转送到易失性存储器，就向处理器发送一个等待信号，-把所述数据从易失性存储器转送到非易失性存储器，并且最后-删除所述等待信号。有利的是，本专利技术的进一步扩展将由从属权利要求中表明的特征而得出。在本专利技术的一个实施例中，所述数据的转送由一个接口加以控制。在本专利技术的另一个实施例中，在把数据从易失性存储器转送到非易失性存储器开始之时，把非易失性存储器设置成写入模式。在本专利技术的另外的实施例中，在把数据从易失性存储器转送到非易失性存储器期间，将把非易失性存储器设置成程序模式。在本专利技术的再一个实施例中，在把数据从易失性存储器转送到非易失性存储器结尾之时，将把非易失性存储器设置成读取模式。有利的是，首先将所有数据都转送到易失性存储器。对于这类逐块数据的转送而言，能够加速整个系统。在本专利技术的另一个实施例中，在中间存储对应于要写入到非易失性存储器中的数据的地址。为了避免死锁的风险，在把数据写入易失性存储器之前，向处理器发送一个等待信号，并且在把数据写入易失性存储器之后，将其删除。在本专利技术进一步的实施例中，集成电路的非易失性存储器是快闪存储器，和/或易失性存储器是嵌入式RAM。随后，进一步利用附图来解释本专利技术，在附图中图1是根据现有技术的、基于具有嵌入式快闪存储器的子系统的高级RISC机器；图2是在快闪存储器与处理器之间的通信的框图；图3是具有用以避免第一实施例的死锁的指令序列的图；图4是具有用以避免第二实施例的死锁的指令序列的图；图5a是根据本专利技术的操作流程图的第一部分以及相应的集成电路框图；图5b是本文档来自技高网...

【技术保护点】
一种用于把数据（ＤＡＴＡ）从处理器（６０３）写入到嵌入到集成电路中的非易失存储器（６０２）的方法，包括下列步骤：（ａ）把要写入所述非易失性存储器（６０２）的所述数据（ＤＡＴＡ）的至少一部分转送到易失性存储器（６０１），（ｂ） 当所述数据（ＤＡＴＡ）已被转送到所述易失性存储器（６０１）时，向所述处理器（６０３）发送一个等待信号（ｗａｉｔ），（ｃ）将所述数据（ＤＡＴＡ）从所述易失性存储器（６０１）转送到所述非易失存储器（６０２），（ｄ）删除所述等待信 号（ｗａｉｔ）。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：F卡马帕纳勒，
申请(专利权)人：DSP集团瑞士股份公司，
类型：发明
国别省市：CH[瑞士]