用于从非易失性存储器取数据的方法和集成电路技术

该方法使用包括处理器（６０３）、非易失性存储器（６０２）、尤其为快闪存储器、系统时钟和接口（６０５）的集成电路，该接口（６０５）一侧连接在处理器（６０３）上，而另一侧连接在非易失性存储器（６０２）上。当处理器（６０３）提供的地址（ｂａ［］）已经改变时，接口（６０５）将地址（ｂａ［］）引导给非易失性存储器（６０２），在地址（ｂａ［］）已经改变期间的系统时钟周期内生成选通信号（ＣＬ；ＤＣＲ），并将其指向给非易失性存储器（６０２）。一旦非易失性存储器（６０２）中相应于地址（ｂａ［］）的数据可用，则将数据指向给处理器（６０３）。从而根据快闪存储器（６０２）存取时间，可以在集成电路上获得最高数据吞吐量，同时得到最小化的芯片面积。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种用于从嵌入在集成电路中的非易失性存储器中取数据的方法，并且涉及一种尤其适合于执行这种方法的集成电路。这种集成电路广泛地用于便携式设备中，例如无线模块、蓝牙设备、移动电话、数字无绳设备或个人数字助理(PDA)。在市场上，尺寸和功耗是决定性因素，因此小面积因素变为首要的要求。因此，就降低的部件数量、低管脚输出数量、可布线性和降低的系统成本而言，将非易失性存储器集成在基带系统的存储控制器(MCU)的管芯上似乎是最好的选择。另一方面，其他几个方面有助于改善基带片上系统(SOC)的性能/价格比。尽管或多或少取决于结构特点，但是最有效的特征之一是适当选择的存储层次。通过具有不同的访问能力、不同的成本和尺寸的层次来分配存储器资源将导致系统性能的整体改善。附图说明图1示出的是一种典型的所谓哈佛结构(HarvardArchitecture)。桥101通过32位总线104连接于高级系统总线(ASB)模块105、存储器管理单元(MMU)106、RAM 107和快闪存储器102。高级RISC机(ARM)103连接于MMU 106。桥101通过16位总线108连接于高级外围总线(APB)模块109。例如，这些可以是通用串行总线(USB)模块。很明显，就面积而言主要的成本在于存储层次。因此，严格根据所需的性能而明智地选择存储器的大小和类型是设计成功的基础。对于需要用于哈佛结构中微控制器的某软件层的应用，只读存储器(ROM)一般用于指令存储器(IMEM)，而对于数据存储器而言，易失性存储器，例如DRAM或SRAM是最佳的选择。这样做的优点在于有机会将管芯上的引导码存储空间也作为指令存储器使用，由此节省了空间并提高了系统的稳定性和安全性。该优点在于利用基线处理而集成的嵌入式ROM不需要专门的技术选择。令人遗憾的是，这种解决方法需要稳定的软件，从而只适合于最终生产的情形。另一方面，多数应用需要数个软件改进，这使得IMEM的ROM解决方法不适宜。因此，就尺寸和性能而言，将嵌入式快闪存储器用作IMEM可以说是最佳的解决方案。在现有技术中，Cáceres等人的美国专利5802554描述了一种方法和系统，通过在其中传送数据块的同时提供对快闪存储器提供细微粒直接存取来减少存储器存取等待时间。存储器管理单元控制具有来自于存储层次的第一级或第二级的数据的高速缓存的内容。然而，这种解决方案不能将快闪存储器作为IMEM使用。本专利技术的一个目的是提供一种集成电路和一种方法，用于从嵌入在集成电路中的非易失性存储器中取数据，其能够根据闪存存取时间获得最高数据吞吐量，同时得到最小化的芯片面积。本专利技术的另一目的是在不抑制非易失性存储器作为数据存储器的功能的情况下，将其作为指令存储器使用。该问题是通过一种具有根据任一方法权利要求的特征的集成电路中嵌入的非易失性存储器中取数据的方法，以及通过具有根据任一装置权利要求的特征的集成电路来解决的。实质上，根据本专利技术的用于从嵌入在集成电路中的非易失性存储器中取数据的方法包括以下步骤●当通过处理器由非易失性存储器请求数据时，将相应于该数据的地址转发到非易失性存储器，并且●在地址已改变期间的系统时钟周期内的选通信号将被指向非易失性存储器。●一旦相应于该地址的非易失性存储器中的数据可用，就将数据指向处理器。根据本专利技术的集成电路，包括处理器、非易失性存储器、系统时钟和接口，该接口一侧连接于该处理器而另一侧连接于非易失性存储器。当由处理器提供的地址已改变时，该接口将地址引导给非易失性存储器，在地址已改变期间的系统时钟周期内产生选通信号，并将其指向给非易失性存储器。一旦相应于该地址的非易失性存储器中的数据可用，就将数据指向给处理器。本专利技术进一步开发的优点由从属专利权利要求中所指示的特征而产生。在本专利技术的一个具体实施例中，集成电路的非易失性存储器是快闪存储器。在同步方式中，当选通信号有效时将向非易失性存储器提供地址，并且在这个阶段中，非易失性存储器的读电路是有效的。这节省了电流和时间。在异步方式中，始终向非易失性存储器提供地址，并且非易失性存储器的读电路始终有效。于是，可以减少数据的存取时间。在本专利技术的另一具体实施例中，接口具有地址比较器，其对总线上的地址和标记进行比较。在本专利技术的进一步的具体实施例中，地址比较器是一种永久地对总线上的地址和标记进行比较的永久地址比较器，并且一旦地址稳定，就传送输出信号，藉此输出信号表明地址是否为一个新地址。这减少了确定地址是否为一个新地址的时间。为了减少等待数据的时间，提供了一种对存储在非易失性存储器中的一部分数据进行缓冲的高速缓存。当接口检测到相应于被选地址的数据已在高速缓存中时，立即将数据从高速缓存指向处理器。当接口检测到相应于该地址的数据不在高速缓存中时，该接口产生长达为存储器存取时间的时间段的等待信号，并之后将数据从非易失性存储器指向处理器。在下文中，将使用随后的11个附图来进一步解释本专利技术。图1示出了根据现有技术的基于嵌入式快闪存储器的子系统的高级RISC机；图2示出了根据现有技术的系统总线和快闪存储器之间的线高速缓存，其中快闪存储器的字宽度大于总线宽度；图3示出了根据现有技术的控制快闪存储器桥结构中的读操作的状态机；图4示出了在读快闪存储器的过程中，表示根据现有技术的结构所执行的操作的流程图。图5示出了使用现有技术的结构进行读操作中所包含的主信号的时序表示；图6示出了根据专利技术结构的框图；图7示出了在自定时读模式中，由根据本专利技术的结构所执行的操作的流程图；图8示出了使用本专利技术的结构进行同步读操作中所包括的主信号的时序表示；图9示出了使用本专利技术的结构进行异步读操作中所包括的主信号的时序表示；图10示出了根据本专利技术的结构在不同时钟速率下的时序；以及图11示出了根据本专利技术的处理器在三个不同频率下的读等待时间。从技术角度来说，例如由于功耗、漏耗或合格性的原因，以及从结构角度来说，例如由于对系统进行编程操作的可测性或接口的原因，在集成有微处理器的相同管芯上集成快闪存储器引发了几个问题。此外，如果快闪存储器将被用作处理器的直接IMEM，则难于获得良好的性能激发。事实上，快闪存储器读存取的绝对速度慢于ROM或RAM的读存取速度。这意味着在本应用的关键数据通路中使用快闪存储器将成为整个系统的瓶颈。为了实现所需的处理器性能，嵌入式快闪存储器存取时间必须跟上微处理器时钟速率的步调。如图2所示，解决这个问题的方案是介于快闪存储器202和处理器203之间的存储层次中的另一易失性存储器层。所谓的具有控制器的线高速缓存(line cache)201将快闪存储器202接口到高速微控制器总线系统204。尽管这个子系统最适合用于管理具有多处理器的复杂系统、几个易失性高速缓存，而非快闪存储器和几个时钟域，但是其在只具有快闪存储器作为IMEM、并且高度注重于存储器的读性能的典型单一处理器系统中是低效率的。在图2中是示出的基于典型高级RISC机(ARM)的总线子系统(AMBA总线)。在典型应用中，如果系统时钟周期短于能实现的快闪存储器周期，那么快闪存储器202就会太慢以至于不能用作IMEM。在这种情况下，可能的解决方案是将接口201与快闪存储器202集成，其用于增加快闪存储器的数据字宽，并用于提供允本文档来自技高网...

【技术保护点】
一种从嵌入在集成电路中的非易失性存储器（６０２）中取数据的方法，所述集成电路具有处理器（６０３）和将所述处理器（６０３）连接到非易失性存储器（６０２）的接口（６０５），包括下列步骤：（ａ）当通过所述处理器（６０３）从所述非易 失性存储器（６０２）请求新的数据时，将相应于所述新数据的地址（ｂａ［…］）指向给所述非易失性存储器（６０２），（ｂ）将所述地址（ｂａ［…］）已改变期间的系统时钟周期之内的选通信号（ＣＬ；ＤＣＲ）指向给非易失性存储器（６０２），以及　 　（ｃ）根据相应于所述地址（ｂａ［…］）的所述非易失性存储器（６０２）中所述数据的可用性，将所述数据（ＦｌａｓｈＯｕｔＱ［…］）指向给所述处理器（６０３）。

【技术特征摘要】
【国外来华专利技术】EP 2002-4-30 02009727.51.一种从嵌入在集成电路中的非易失性存储器(602)中取数据的方法，所述集成电路具有处理器(603)和将所述处理器(603)连接到非易失性存储器(602)的接口(605)，包括下列步骤(a)当通过所述处理器(603)从所述非易失性存储器(602)请求新的数据时，将相应于所述新数据的地址(ba[...])指向给所述非易失性存储器(602)，(b)将所述地址(ba[...])已改变期间的系统时钟周期之内的选通信号(CL；DCR)指向给非易失性存储器(602)，以及(c)根据相应于所述地址(ba[...])的所述非易失性存储器(602)中所述数据的可用性，将所述数据(FlashOutQ[...])指向给所述处理器(603)。2.根据权利要求1所述的取数据的方法，其中接口产生选通信号(CL；DCR)，并且将新数据地址(ba[...])和选通信号(CL；DCR)指向给非易失性存储器(602)。3.根据权利要求1或2所述的取数据的方法，其中，在同步方式中，只有当选通信号(CL；DCR)有效时，才向非易失性存储器(602)提供新数据地址(ba[...])。4.根据权利要求1或2所述的取数据的方法，其中，在异步方式中，一直向非易失性存储器(602)提供新数据地址(ba[...])直到新数据被传送。5.根据前述任何一个权利要求所述的取数据的方法，其中，存储在非易失性存储器(602)中的一部分数据被高速缓存或被缓冲。6.根据权利要求5所述的取数据的方法，其中当接口(605)检测到被高速缓存的数据相应于由处理器(603)提供的新数据地址(ba[...])时，将高速缓存的数据指向给处理器(603)，或者，当接口(605)检测到没有高速缓存的数据相应于所述新数据地址(ba[...])时，生成等待信号(bwait)，优选为存储器存取时间的长度。7.根据权利要求6所述的取数据的方法，其中当接口(605)检测到没有高速缓存的数据相应于新数据地址(ba[...])时，...

【专利技术属性】
技术研发人员：F坎帕那勒，G范斯蒂恩维克，
申请(专利权)人：DSP集团瑞士股份公司，
类型：发明
国别省市：CH[瑞士]